为什么要用高k材料做栅介质层材料？

知识星球（星球名：芯片制造与封测技术社区，星球号：63559049）里的学员问：栅介质层是如何发展的？为什么先进制程用高k材料做栅介质层？

先进节点用什么做栅介质层？

如上表，45nm 及以下节点，采用HKMG（High-k Metal Gate）工艺，使用高k材料做栅介质层；45nm以上的节点，主要使用氧化硅做栅介质层。

什么是栅介质层？

如上图，图中位于上方的灰色区域表示栅极（gate），通过施加电压在栅极，控制源极和漏极之间的电流沟道形成与否。栅极下面的浅黄色层表示栅介质层，隔离栅极和单晶基底，防止二者有直接电流导通。

什么是栅极漏电流？

随着工艺节点的缩小，芯片尺寸减小，栅氧化层不断变薄，当栅介质层非常薄（小于2nm）或高电压时，电子通过隧穿效应穿过介质层，导致栅极和基底之间存在漏电流。

漏电流会导致的问题?

芯片功耗增加，发热量增加，开关速度降低。如在逻辑电路中，漏电流会导致门级逻辑电路中的电平漂移。

为什么要用高k材料？

高k介质材料具有比传统的SiO₂更高的介电常数（k值）。高k介质种类有：

电容公式： C=ϵ⋅Ad = (ep此iln c处ot fr略c{A去d)ϵd 是介电常数，AA是电容器的面积，dd是介电层的厚度。如公式所示，在C一定时，ϵ越大，A/d的比值可以更小。即使用高k介质，可以在保持电容的同时，增加介电层的厚度d。高 k 材料的物理厚度是氧化硅的 3~6 倍多，因为电子隧穿电流与绝缘层厚度成指数关系，这将显著减小栅介质层的量子隧穿效应，从而有效的改善栅极漏电流。

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