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作者：畅秋
4月下旬，台积电发布了一种新版本4nm制程工艺——N4C，计划在2025年上线量产。这款工艺产品的核心价值是降低了成本。
虽然台积电的大部分精力都集中在其领先的制程节点上，如N3E和N2，但在未来几年，大量芯片仍将继续使用5nm和4nm制程。
N4C属于该公司5nm制程系列，为了进一步降低制造成本，N4C进行了一些修改，包括重新构建其标准单元和SRAM，更改一些设计规则，以及减少掩膜层数量。通过以上改进措施，N4C能实现更小的芯片尺寸并降低生产复杂性，从而将芯片成本降低8.5%左右。
此外，N4C具有与N4P相同的晶圆级缺陷密度率，由于芯片面积减小，N4C将实现更高的良率，良率提高，就意味着成本下降。台积电表示，N4C为客户提供了多种选择，以在成本效益和设计工作量之间找到更好的平衡。
2023下半年，台积电为客户量产了3nm制程芯片，版本是N3B，它的高成本是一个问题，在进一步优化3nm工艺，以降低成本的同时，台积电又推出了N4C，充分体现出那些希望使用更具成本效益的FinFET制程节点客户的心声。随着先进制程工艺发展到3nm，在成本压力面前，强如台积电这样的晶圆代工大厂也不得不想办法节流，以节约资本支出。
01财报与资本支出体现成本压力
台积电2023年第三季度的财报显示，季度营收172.8亿美金，环比增加10.2%，但同比下降14.6%。由于整体营收增长情况不佳，台积电明显收缩了最近3年持续高企的资本支出。
2024年4月18日，台积电发布了2024年第一季度财报，其中，最受关注的两项数据是营收和毛利率。在这一季度内，该公司单片晶圆（等效12英寸）收入约为6228美元，环比下降407美元。进入一季度，3nm出货量下降，拉低了产品均价。该季度内，台积电平均固定成本（折旧摊销）约为1671美元/片，环比增加73美元/片，3nm的量产带动折旧摊销总量提升，从而带动单位固定成本增加。平均可变成本（其它制造费用）约为1252美元/片，环比下降266美元/片。
综上，单片毛利为3305美元，环比下降214美元，单位价格减少了407美元，单位成本减少了193美元。虽然3nm的量产能带动该公司出货均价提升（提升至6000美元以上），对毛利率有正向作用，但同时，成本端的增加影响了毛利率。结合该公司对下季度的毛利率指引（51%-53%）来看，其毛利率仍将继续在低位徘徊。另外，二季度电力成本的增加，也将对该公司毛利率产生影响。
从以上财报数据可以看出，台积电面对着较大的成本压力，必须想办法降低成本。进入2024年以后，传台积电将在原计划的基础上增加全年的资本支出（原计划280亿~320亿美元），但一季度财报发布会上，该公司表示，将维持原来的资本支出计划不变。这是台积电对全年市况研判，以及成本控制需求综合考量的结果。不久前，EUV光刻机龙头ASML发布了2024年第一季度财报，营收为52.9亿欧元，低于市场预期（54.7亿欧元）。
本季度收入下滑，很重要的一个原因是台积电及韩国客户拉货明显放缓了。EUV和ArFi是该公司的主要收入来源，约占据其收入的70%。本季度收入的同比下滑，主要是客户对EUV等产品的拉货放缓造成的。
整体来看，ASML的财报不太理想，收入和利润都出现明显下滑。作为大客户，台积电对EUV设备需求的减少，直接导致ASML营收下滑。这也从一个侧面体现出台积电对成本控制的考量。为了解决成本，台积电将工作重心放在了先进封装方面，因为它既能满足客户对先进制程芯片的订单需求，同时还可以节约成本，相对而言，台积电对EUV光刻系统的需求减弱了。
02更先进制程的高成本
4nm和3nm是已经量产的制程，成本已经如此之高，正在准备量产的2nm制程成本会更高。International Business Strategies（IBS）的分析师认为，与3nm处理器相比，2nm芯片成本将增长约50%。
IBS估计，一个产能约为每月50000片晶圆（WSPM）的2nm产线的成本约为280亿美元，而具有类似产能的3nm产线的成本约为200亿美元。增加的成本，很大一部分来自于EUV光刻设备数量的增加，这将大大增加每片晶圆和每个芯片的生产成本，而能够接受如此高成本芯片的厂商，只有苹果、AMD、英伟达和高通等少数几家。
IBS估计，2025~2026年，使用台积电N2工艺加工单个12英寸晶圆将花费苹果约30000美元，而基于N3工艺的晶圆成本约为20000美元。随着对AI处理器需求的增加，英伟达在台积电收入中的份额可能会在2024年增加，该公司已经预订了台积电晶圆代工和CoWoS封装产能，以确保其用于AI的优质处理器的稳定供应。
今年，AMD在台积电总营收中的份额有望超过10%。正是有苹果、英伟达、AMD等大客户下单，台积电才会大规模投资最先进制程，否则，像3nm和2nm这样烧钱的制程产线，是很难持续支撑下去的。
但是，就目前的情况来看，台积电对2024全年的晶圆代工市场预判较为保守，认为之前的预估过于乐观了（之前预估该行业年增长20%左右），现在看来，增长率可能只有10%左右。在这种情况下，虽然有大客户的订单，也必须控制一下成本和资本支出了。
03三星从台积电的高成本中获益
作为台积电的最大竞争对手，三星很难在原有的竞争体系中实现突破，然而，这两家在美国大规模建厂的举动，给三星提供了机会，因为与中国台湾地区相比，台积电在美国制造的4nm和5nm制程芯片的成本至少高出20%~30%。
据悉，台积电已经开始与客户讨论美国新建晶圆厂芯片订单并协商新定价。台积电在日本熊本也在建晶圆厂，将在那里生产12nm、16nm、22nm和28nm芯片。据报道，台积电日本工厂生产的芯片成本将高出10%~15%。以上这些消息对三星晶圆代工业务来说可能是一件好事，因为它可以以低于台积电的价格提供相同制程芯片的代工服务，有望从台积电那里抢走一些客户订单。
有消息称，三星已经接到AMD和谷歌的4nm芯片订单，AMD的下一代CPU和GPU产品，以及谷歌的Tensor G3，可以使用三星改进版本的4nm工艺制造，可实现更好的能效和性能。2023年，三星和Ambarella达成协议，代工生产后者用于处理L2~L4级自动驾驶数据的CV3-AD685芯片。此外，三星还赢得了Mobileye的ADAS芯片生产订单，先前，Mobileye是在台积电那里下单的。还有媒体报道称，三星将再分食特斯拉下一代全自动辅助驾驶（FSD）芯片大单，据悉，下一代FSD芯片将采用三星的4nm制程生产。
前些年，三星是特斯拉较早版本FSD芯片的代工厂，后来，特斯拉选择台积电作为生产HW 5.0汽车芯片的主要合作伙伴，因为那时三星的4nm制程良率落后台积电太多。产业观察人士指出，近一年来，三星4nm良率大幅提升，与台积电的区别不大了，成为争取特斯拉订单回笼的关键。2023年5月，三星执行董事长李在镕和特斯拉CEO马斯克会面，讨论强化科技联盟的方式时，便开始酝酿改变。
产业人士透露，李在镕在会议中，向马斯克提出了难以拒绝的优惠合约价格。面对三星4nm和3nm制程工艺水平、良率的提升，以及价格优势，台积电必须在成本控制上多做些文章，否则毛利率会明显下滑。
04挖掘先进封装潜力
进入2024年以来，由于iPhone订单明显减少，使得台积电的4nm制程产能利用率只有70%左右。现在，4nm制程之所以填不满，并非没有订单，而是因为受限于先进封装CoWoS产能。
作为AI芯片大户，英伟达的新一代GPU B200的芯片尺寸比H100大一倍，将会消耗大量的晶圆产能，假如封装产能（CoWoS）能同步跟上的话，就有机会把台积电4nm的产能拉满。台积电AI占比能不能快速升高，是否上调资本支出，决定因子并非先进制程的比重，而是与CoWoS封装的产能规划紧密相关。
行业预估，台积电2024年的芯片产能将达到32万片，2025年原本预估为45万片，现在外资已经上调到60万片/年，上调幅度超过30%。可见，先进封装的地位明显提升，已经和4nm、3nm这些先进制程并驾齐驱了。
除了5nm以下先进制程芯片需要CoWoS这类先进封装外，从成本角度考量，相对于传统封装，3D封装技术搭配先进制程，是可以降低总体成本的，特别是对台积电和三星这种量级的晶圆代工来说，将Chiplet（小芯片）和3D封装相结合，将成为一种成本较低的解决方案。
目前，AI大芯片多由台积电代工生产，而从未来的发展态势来看，AI芯片的晶体管数量会不断增加，由于是用于数据中心和云计算，对尺寸要求不高，因此，未来的AI芯片很可能会越来越大。台积电正在通过CoWoS封装技术，开发比AMD的Instinct MI300X和英伟达B200面积更大的AI芯片，封装面积达到120mm x120mm。
这里简单介绍一下CoWoS（Chip On Wafer On Substrate），它是台积电的一种2.5D封装技术，由CoW和oS组合而来。先将芯片通过Chip on Wafer（CoW）的封装制程连接至硅晶圆，再把CoW芯片与基板（Substrate）连接，整合成CoWoS。该技术的核心是将不同的芯片堆叠在同一片硅中介层，以实现多颗芯片互联。在硅中介层中，台积电使用微凸块（μBmps）、硅通孔（TSV）等技术，代替传统引线键合，用于裸片间连接，大大提高了互联密度和数据传输带宽。根据采用的不同中介层，台积电把CoWoS封装技术分为3种类型：CoWoS-S（Silicon Interposer）、CoWoS-R（RDL Interposer）和CoWoS-L（Local Silicon Interconnect and RDL Interposer）。
台积电的竞争对手三星也在开发先进封装技术。为了与台积电争夺AI大芯片订单，三星推出了FO-PLP先进封装技术，以吸引客户。三星DS部门先进封装(AVP)团队正在研究将FO-PLP技术用于2.5D封装，可将SoC和HBM整合到硅中介层，构成完整芯片。
与CoWoS不同的是，FO-PLP 2.5D是在方形基板上封装，CoWoS 2.5D采用的是圆形基板，FO-PLP不会有边缘基板损耗问题，有较高生产率，但因要将芯片由晶圆移植到方形基板上，作业程序较复杂。若FO-PLP成功，三星就能将其晶圆代工和存储器业务有机整合，可以为AI芯片客户（如英伟达和AMD）提供一站式解决方案。如果能成真的话，三星将能提供有别于台积电的差异化服务，为其争夺订单增加筹码。除了2.5D，三星也在开发3D封装技术。
据悉，该公司将使用 SAINT 技术（三星先进互连技术），以更小的尺寸集成高性能芯片所需的内存和处理器。知情人士表示，三星计划推出三种SAINT技术：SAINT S，垂直堆叠SRAM芯片和CPU；SAINT D，用于CPU、GPU等处理器和DRAM的垂直封装；SAINT L，堆叠应用处理器。据悉，SAINT S方案已经通过了验证测试，消息人士称，三星与客户进行进一步测试后，将于明年推出商业服务。
05结语
先进制程节点已经发展到了3nm阶段，2nm也将于2025年量产。这么先进的制程技术，对设备、厂房、电力、技术人员的要求很高，花费的资金不是一般晶圆厂能够承受的，相关的芯片代工价格也不是一般IC设计公司能够支付的。而且，随着制程进一步演进，未来的1nm及以下更先进制程的成本将高得吓人。目前来看，这样的高成本，就算是在最先进制程工艺市场难求一败的台积电也无法完全承受，需要采取一些措施来降低成本。
同时，三星的先进制程工艺与台积电之间的差距越来越小，再加上其成本优势，台积电的压力不小，三星也有了赢得更多订单的机会。随着英特尔的加入，并不断提升其晶圆代工市场影响力，将会给台积电带来更多压力，如果不控制好成本，市占率和毛利率难以长期保持目前的水平。
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