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作者：汤之上隆 本文由半导体产业纵横（ID：ICVIEWS）编译自eetimes
最近有许多正在全球范围内研究和开发的技术，例如晶体管GAA（Gate All around）、背面供电以及3D IC。
“VLSI研讨会2023”（VLSI2023）于2023年6月11日至16日在京都丽嘉皇家酒店举行。今年VLSI2023提交的论文数量为273篇，比去年夏威夷举办的232篇多了41篇。这273篇论文是近10年来提交论文数量最多的。录用论文数量达到89篇，创历史新高。然而，录用率只有33%。
在最近的半导体趋势中，有许多正在全球范围内研究和开发的技术，例如晶体管GAA（Gate All around）、背面供电以及3D IC。那么，在论文数量和参会人数都非常多的VLSI2023上，进行了哪些演讲呢？概要如下：
1）背面供电网络（BSPDN）将在先进逻辑半导体领域取得突破，其中GAA结构引起了人们的关注。
2）在DRAM方面，从14nm节点左右开始使用EUV，但“3D DRAM”有可能在2020年代后半段出现。
3）在层数不断增加的3D NAND中，随着新的干法刻蚀技术的出现，层数将不断增加。
三星电子采用GAA结构的3nm晶体管
三星电子以“世界首个采用新型多桥通道 FET (MBCFETTM) 工艺的 GAA 3nm 代工平台技术 (SF3)”为题应用了 GAA 晶体管结构，宣布推出新的3nm代工平台（SF3）。
三星称之为“Multi-Bridge-Channel-FET (MBCFET)”的 GAA 结构晶体管，与 4nm FinFET 相比，速度提高了 22%，功耗降低了 34%，面积减少了 21%。
2022年6月30日，三星宣布已开始应用GAA的3纳米逻辑半导体的初步生产。相比之下，台积电于2022年12月29日宣布开始量产3nm，其晶体管正在延长FinFET。
仅看这个情况，由于三星在公告标题中加上了“全球首款GAA 3nm”，可以说，无论是开始量产3nm的时间，还是GAA量产的应用，三星都领先于台积电。
然而，2023年上半年，仍有报道称三星3纳米良率低迷。因此，即使采用GAA的3nm量产比台积电更早，也不能说对代工业务有利。
有专家表示，“台积电从2nm开始采用GAA，三星不是要从2022年开始进行一场盛大的实验，以在2nm竞争中取得优势吗？”
这样，GAA结构的晶体管在先进逻辑半导体领域引起了人们的关注。
多层布线的困境
先进逻辑半导体具有15至16层或更多的多层布线。细信号线和粗电源线混合在多层布线中。这就出现了一个两难的境地。
为了有效地利用芯片面积，电源线应该很细。然而，当电源线变细时，电源线的电阻会增加，因此由 I（电流）x R（电阻）计算出的 V（电压）会下降（称为 IR drop）。然后，晶体管的操作受到不利影响。
另一方面，如果电源线形成得足够厚以防止IR降，则电源线占据的面积变大，并且信号线必须做得更小或封装紧密。
换句话说，可以说IR drop和电源线的厚度是一种权衡关系。然而，逻辑半导体需要更加小型化。因此，解决这种权衡并使其更容易进行小型化的一个想法是埋地电源轨（BPR），它在晶体管下方形成电源线，或从背面供电（ BSPDN）。
笔者想知道这些BPR和BSPDN是否会在GAA之后或与GAA同时应用于先进逻辑半导体，但看起来它们很可能在GAA之前使用。
原因之一是GAA的开发和量产非常困难，但根据制造方法的不同，BPR和BSPDN可能不会那么困难。另外，如果不采用BPR或BSPDN，还存在未来小型化困难的问题。
然而，由于 BPR 和 BSPDN 有多种可能的制造方法，领先的逻辑半导体制造商目前正在寻找最合适的一种。其中Intel公布了一个名为“PowerVia”的BSPDN，所以下面我来解释一下。
英特尔的“PowerVia”
Intel发布了一个技术节点“Intel 4”，标题为“Intel PowerVia技术：用于高密度和高性能计算的后端供电”。
首先，图1示出了三种供电方式。(a)是电源线嵌入晶体管下方的BPR，(b)是形成BPR后连接BPR和BSPDN的方法，(c)是直接从BSPDN供电的PowerVia。
PowerVia + BSPDN 方法的流程如图所示。(a)首先，形成FinFET和PowerVia。(b)在FinFET和PowerVia上形成仅信号线的多层布线。(c)将该芯片翻转并接合至载体芯片以形成FinFET和PowerVia。(d)通过从背面刮擦晶圆形成电源线以连接到 PowerVia
上图是采用这种工艺制造的“Intel4+PowerVia”逻辑半导体的TEM图像。底部有一个由晶体管和信号线组成的正面，以及上面有粗电源线的背面。
Power Via 的优点
图2比较了“Intel 4”和“Intel4 + PowerVia”。两个接触多晶硅间距均为 50 纳米，两个鳍片间距均为 30 纳米。然而，在M0 Pitch中，“Intel 4”是30nm，而“Intel4 + PowerVia”是36nm。换句话说，企业能够在 PowerVia 的帮助下放松并形成 M0 Pitch。此外，“Intel 4”的HP库高度为240 nm，而“Intel 4 + PowerVia”为210 nm，这意味着它可以缩小30 nm。
从图5可以看出，“Intel 4”和“Intel4+PowerVia”在nMOS和pMOS的电气特性上没有区别。此外，论文指出，IR压降改善了30%，晶体管的工作速度提高了6%。
这样，Intel的PowerVia正如最初的预期，有利于小型化，减少IR压降，并有助于提高晶体管性能。因此，Intel在VLSI2023上宣布将把PowerVia的应用从20A推进到Intel 4。
早期将BSPDN应用于量产的趋势预计不仅会蔓延到Intel，还会蔓延到台积电和三星。
那么接下来我们就来看看DRAM的变化。
三星14纳米DRAM
最先进的EUV（极紫外）曝光设备（以下简称EUV）于2019年在“N7+”一代中由台积电首次量产。从那时起，EUV 就理所当然地被用于先进逻辑半导体。
那么，EUV如何应用于DRAM呢？这个问题的答案是三星发布的“14nm DRAM开发和制造”。
首先，三星如图1所示，DRAM的设计规则从N-4代到N代缩小了68%。这里是N-4代20nm、N-3代19nm（1X）、N-2代18nm（1Y）、N-1代15.6nm（1Z）、N代13.8nm（1a）（缩写为每一代都在括号中）。
接下来，三星在图2中显示，N-1（1Z）使用一层EUV，N代（1a）使用五层EUV。图 4 总结了使用 EUV 的效果。(a) 首先，EUV 消除了复杂的 DUV + 多重图案化 (MP) 的需要。(b) 其次，通过使用 EUV，光刻工艺可以减少 25%。(c)此外，整个工艺流程的步骤数可以减少19%。(d) 最重要的是，EUV 可以比 DUV+MP 更清晰地解析线、柱和孔。
这样一来，在先进DRAM的制造中使用EUV的好处是很大的，所以如果成本问题能够得到解决，EUV的量产应用将扩展到DRAM以及先进逻辑。
然而，DRAM的小型化有一个大问题。如图3所示，用于DRAM存储操作的电容器的容量减少了55%，而电容器的长宽比（长宽比）则增加了130%。我们可以继续形成如此高深宽比的电容器吗？
三星的3D DRAM
NAND达到了2D小型化的极限，因此被做成了3D。DRAM也可能像NAND一样变成3D。
三星在“Ongoing Evolution of DRAM Scaling via Third Dimension- Vertically Stacked DRAM -”中提出了3D DRAM的可能性。三星将3D DRAM称为“垂直堆叠DRAM”，但在本文中将其称为3D DRAM。
如果传统的二维小型化在N+4代达到极限，为了增加存储密度，如图2所示，DRAM应该像“立方块”一样垂直排列，堆叠的想法如图所示。
图4解释了3D DRAM有如下两种类型。(a) 一个具有垂直位线 (BL)，(b) 另一个具有垂直字线 (WL)。在这两种情况下，电容器均水平形成为条状。
图5示出了实际形成3D DRAM时的截面TEM图像。(a)示出了沟道附近的结构，(b)示出了垂直WL型中的阶梯状水平BL，(c)示出了垂直BL型沟道和WL的堆叠结构。
三星表示，立式BL型和立式WL型各有优缺点，目前似乎还不知道哪一种更好。然而，无论选择哪种方法，如果能够实现“Cell on Peri（CoP）”结构，其中三维存储单元和外围电路分别形成并通过混合Cu结连接，单元面积可以最大化。
DRAM大约两年换代，领先优势更新。因此，根据简单计算，N+4代二维小型化达到极限的时间是八年后。这意味着2030年左右，3D DRAM可能会出现在世界上。
另一方面，NAND出现了新的工艺技术，比DRAM更早实现3D化。它是什么样的？
三星236层3D NAND
三星以“第 8 代 1Tb 3D-NAND 闪存的高度均匀和可靠单元特性的新颖策略”为题发布了 236 层 3D NAND。
三星将3D NAND的层数增加至第4代（64层）、第5代（92层）、第6代（128层）、第7代（176层）、第8代（236层）。此时，如图1所示，每一代的垂直单元间距都在减小。此外，从第6代过渡到第7代时，水平单元间距减小了7%。
图2显示，微单元深存储孔的高深宽比(HAR)蚀刻难度随着深宽比的增加呈指数增加。然而有了“高级蚀刻”，可以看出难度一下子就降低了。那么这个“高级蚀刻”到底是什么？
三星在公告中没有透露任何内容，但其方式似乎是一种将晶圆冷却至低温（cryo）的蚀刻。我猜温度是-40摄氏度（也许是-60到80摄氏度）。换句话说，三星被认为通过使用低温蚀刻技术实现了高速、高精度的HAR蚀刻。
这种低温蚀刻技术明显改善了存储孔 HAR 蚀刻后的孔轮廓（图 3）。结果，与第七代相比，第八代的字线阈值电压（Vth）变化改善了17%（图4）。此外，在第7代中，诸如编程速度等信息的WL单元特性劣化为48％，但在第8代中，其劣化改善为16％（图6）。
简而言之，三星通过将低温蚀刻技术应用于存储单元的HAR蚀刻，开发出了236层第8代，其单元特性比176层第7代更好。
内存孔的 HAR 蚀刻可能会进一步发展。
东京电子（TEL）发现新的绝缘膜蚀刻
通常，在VLSI研讨会上，会接受设计新器件、制作原型并阐明器件特性的论文。然而，TEL 的演示文稿“Beyond 10 μm Depth Ultra-High Speed Etch Process with 84% Lower Carbon Footprint for Memory Channel Hole of 3D NAND Flash over 400 Layers”指出，“对于 3D NAND 存储器孔论文被接受，内容仅为“进行了 HAR 蚀刻”。这是非常不寻常的。
然而，在笔者看来，HAR刻蚀是一项伟大的成就，将载入干法刻蚀的历史。那么，TEL的HAR刻蚀有何卓越之处呢？
40多年来，CF基气体一直用于绝缘膜蚀刻。在这种情况下，TEL发现了一种新的气体系统，称为HF+ PF3。通过将该气体系统与极低温度（公告中为-60°C）相结合，实现了3D NAND内存孔的高速蚀刻。
HF/PF3 + 冷冻蚀刻能力
图3显示了使用传统CF基等离子体和这次使用HF/PF3 + Cryo的TEL蚀刻模型（图13）。在CF基等离子体中，CF基聚合物厚厚地沉积在孔的侧壁上。虽然这种聚合物可以防止横向蚀刻（称为弯曲），但孔越深，到达孔底部的CF自由基就越少，孔的蚀刻速率就会急剧降低。
作为针对这些问题的对策，提高芯片温度等使CF基聚合物难以沉积在孔的侧壁上的条件将导致孔的横向蚀刻，从而导致弯曲。简而言之，CF自由基向孔底的运输和防止弯曲之间存在权衡，这使得优化变得困难。
然而，在HF/PF3 +Cryo的情况下，孔的侧壁上几乎没有沉积。也就是说，反应物质HF被供应到孔的底部而不被侧壁“吃掉”。即使孔侧壁上的沉积物很小，也可以防止弯曲。因此，可以实现高速 HAR 蚀刻而无需弯曲。
从图10可以看出，SiN的蚀刻速率随温度变化不大，并且无论添加或不添加PF3 ，其蚀刻速率都没有太大变化。另一方面，对于SiO2，温度越低，蚀刻速率越高。此外，添加 PF3可以加快蚀刻速度。在本次演示中，实验是在-60摄氏度下进行的，但如果温度能够进一步降低到-80到100摄氏度，或许可以蚀刻得更快。
最终结果如图12所示。在HF/PF3+Cryo（-60℃）条件下，在32.8分钟内蚀刻10μm厚的SiO2和SiN层。蚀刻速率为353nm/min，孔的最大CD为114nm，最小CD为76nm。
TEL此次宣布的成果是，通过结合新型气体系统（HF/PF3）和低温（-60℃），实现了可用于3D NAND存储孔的HAR蚀刻。到目前为止，HAR刻蚀领域一直被美国Lam Research垄断，但TEL未来可能会大幅增长。
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