片上误差（OCV）的来龙去脉

在IC设计中，所有器件的GDS数据是一样的，但是在IC制造的时候，相同的GDS可能会选用不用的die。不同晶圆的die电气特性可能不一样，相同晶圆的不同位置的die的电气特性可能也不一样。

例如如下的三个位置的die分别位于晶圆的头部、腰部、臀部。

所以在一个晶圆内部，有数百个芯片，每个晶圆的每个die都不一样。或者，如果我们更深入地研究，我们会发现一个 IC 内部有数百万个晶体管，而单个 IC 中的所有晶体管都不相同。因此，即使在单个 IC 以及芯片同一批次内，晶体管的电气特性也会有所不同。现在一个重要的问题来了，所有这些变化是从哪里来的？这些变化的根本原因是什么？答案是制造过程本身是这些变化的主要原因。

Variation的三个主要来源是过程、电压和温度。这些Variation统称为 PVT  Variation。我们在设计 ASIC 时已经进行了 PVT 分析并处理了这些Variation，那么为什么我们需要单独处理 OCV？答案是，在 PVT 分析中不能考虑所有的Variation。其中一些是可预测的，可以随着技术的成熟而轻松建模，但其中一些是高度不可预测的，无法轻松建模。下图显示了 PVT 和 OCV 变体的各种组件。

在process variation中，有两种类型的variation，一种是systematic variation（系统偏差），另一种是non-systematic variation（非系统偏差）或random variation（随机偏差）。系统偏差源于光学接近校正 (Optical Proximity Corrections) 或化学机械策略 (Chemical Mechanical Policing)，它们在本质上是可预测的，并且可以在 PVT 变化中建模。非系统偏差来自随机掺杂剂波动 (Random Dopant Fluctuation)、线边缘粗糙度 (Line Edge Roughness) 或由于高度不可预测且不易建模的氧化物厚度变化 (Oxide Thickness Variations)。或者我们可以说这些偏差本质上是随机的。

在Voltage variation中，一种是由于外部电源电压的变化，另一种是由于芯片内部的电压变化。没有理想的电源电压，即使在电源电压设计中非常小心，电源电压也始终存在 2-5% 的偏差。这种类型的变化在 PVT 中得到了注意，但另一种类型的变化是由于内部 IR 压降造成的，并且不可能在 PVT 中建模，因为它本质上是随机的并且取决于设计。因此，我们需要注意 OCV 中的这种电压偏差。

如果我们谈论温度，那么有一个芯片运行的环境温度，另一个温度是晶体管的结温。结温是环境温度加上因芯片功耗而升高的温度之和。结温总是远高于环境温度，任何晶体管的特性主要取决于结温。在 PVT 中可以注意环境温度，但对于结温变化，我们需要在 OCV 中考虑。

线性区 NMOS 晶体管的漏极电流可以定义为：

其中 Id 是漏极电流，μn 是电子迁移率，εox 是氧化硅的介电常数，tox 是氧化物厚度，W 是晶体管的宽度，L 是晶体管的栅极长度，如下图所示。

在漏极电流方程中，取决于制造工艺的因素有：栅极氧化层厚度 (tox)、晶体管（W）、晶体管长度 (L)和晶体管的阈值电压。

因此，如果上述任何一个因素在制造过程中发生变化，都会影响漏极电流。单元的延迟取决于漏极电流，因此由于工艺变化，标准单元的延迟会发生变化。

光学接近校正 (OPC) 是一种在掩模生成之前应用于版图的过程，以便更好地复制晶圆上的版图。在这个过程中，一般来说，边缘的版图可以获得更好的良率。

光刻工艺是一种非理想工艺，很难在硅片上打印出精确的版图。因此，晶圆上的实际版图尺寸和打印的几何形状存在差异。

Process variation通常包括如下方面。光刻：光学接近校正 (OPC)、随机掺杂剂波动 (RDF)、线边缘粗糙度 (LER)。蚀刻：化学机械策略 (CMP)、氧化物厚度变化 (OTV)。

PVT 中会考虑外部电压变化，但根据设计，芯片中可能会发生内部电压变化。供电网络中可能会出现 IR 压降，这可能会导致cell的可用电压发生变化。

电源来自power pads/Bumps，并通过统称为电源传输网络 (PDN) 或电源网络的金属条和导轨分配到芯片内的所有标准单元。对于所有标准单元，power pads和标准单元之间的距离不可能相同。因此，根据设计，标准单元的可用 VDD 会有所不同。一个cell的延迟和可用的 VDD正相关，如果 VDD 越小延迟将越大。

晶体管电气特性强烈依赖于结温。根据 ASIC 的应用，在 PVT 中考虑环境温度。但芯片内部的功耗可能会提高附近的结温，并可能影响整个芯片的性能。

有时还会根据cell的放置密度和功率要求形成局部热点，影响结温，最终导致电流变化和cell延迟。结温是环境温度和cell功耗升高的温度之和。这整个事情是不可预测的，不能在 PVT 中处理，所以我们必须处理 OCV 中的这些变化。

如果在设计 ASIC 时不注意芯片上的偏差，可能会导致post-silicon failure。考虑数据路径延迟增加或启动时钟路径延迟增加或捕获时钟路径延迟因 OCV 而减少的情况。在所有情况下，都可能因 OCV 而出现建立时间违反。保持时间也可能发生类似的情况。

给cell delay和net delay加额外的derate系数。

https://teamvlsi.com/2020/07/ocv-aocv-and-ocv-in-vlsi-comparative.html