STEP BY STEP! 带你快速上手小脚丫FPGA开发板——5.流水灯

_张泽_

LED流水灯

在时钟分频实验中我们练习了如何处理时钟，接下来我们要学习如何利用时钟来完成时序逻辑。

硬件说明

流水灯实现是很常见的一个实验，虽然逻辑比较简单，但是里面也包含了实现时序逻辑的基本思想。要用FPGA实现流水灯有很多种方法，在这里我们会用两种不同的方法实现。
1，模块化设计：在之前的实验中我们做了[[3. 3-8译码器|3-8译码器]]和[[5. 时钟分频|时钟分频]]，如果把这两个结合起来，我们就能搭建一个自动操作的流水LED显示。框图如下：

2，循环赋值：这是一种很简洁的实现流水灯效果逻辑，就是定义一个8位的变量，在每个时钟上升沿将最低位赋值给最高位，其他位右移一位，这就实现了循环赋值。这8位输出到LED就能实现流水灯。

Verilog代码

模块化设计是用硬件描述语言进行数字电路设计的精髓，代码可重复利用。而且模块化的设计使得程序的结构也很清晰。这里我们首先看看流水灯的模块化设计。利用了之前的3-8译码器和分频器，你需要把这两个程序也拷贝到一个工程。

1. // ********************************************************************
   
2. // >>>>>>>>>>>>>>>>>>>>>>>>> COPYRIGHT NOTICE <<<<<<<<<<<<<<<<<<<<<<<<<
   
3. // ********************************************************************
   
4. // File name    : flashled.v
   
5. // Module name  : flashled
   
6. // Author       : STEP
   
7. // Description  : segment initial
   
8. // Web          : www.stepfpga.com
   
9. //
   
10. // --------------------------------------------------------------------
    
11. // Code Revision History :
    
12. // --------------------------------------------------------------------
    
13. // Version: |Mod. Date:   |Changes Made:
    
14. // V1.0     |2017/03/02   |Initial ver
    
15. // --------------------------------------------------------------------
    
16. // Module Function:流水灯的模块化设计
    
17. 
    
18. module flashled (clk,rst,led);
    
19. 
    
20.         input clk,rst;                                               
    
21.         output [7:0] led;                               
    
22. 
    
23. 
    
24.         reg   [2:0] cnt ;                               //定义了一个3位的计数器，输出可以作为3-8译码器的输入
    
25.         
    
26.         wire clk1h;                                     //定义一个中间变量，表示分频得到的时钟，用作计数器的触发        
    
27. 
    
28.         //例化module decode38，相当于调用
    
29.         decode38 u1 (                                   
    
30.                         .sw(cnt),                       //例化的输入端口连接到cnt，输出端口连接到led  
    
31.                         .led(led)
    
32.                         );
    
33.        
    
34.         //例化分频器模块，产生一个1Hz时钟信号               
    
35.         divide #(.WIDTH(32),.N(12000000)) u2 (         //传递参数
    
36.                         .clk(clk),
    
37.                         .rst_n(rst),                   //例化的端口信号都连接到定义好的信号
    
38.                         .clkout(clk1h)
    
39.                         );                             
    
40.        
    
41.         //1Hz时钟上升沿触发计数器，循环计数               
    
42.         always @(posedge clk1h or negedge rst)
    
43.              if (!rst)
    
44.                 cnt <= 0;
    
45.              else
    
46.                 cnt <= cnt +1;
    
47.                
    
48.         endmodule

复制代码

模块化设计结构清晰，verilog语言是很灵活的。对于流水灯还有一种很简洁的实现方法。

1. 
   
2. // ********************************************************************
   
3. // >>>>>>>>>>>>>>>>>>>>>>>>> COPYRIGHT NOTICE <<<<<<<<<<<<<<<<<<<<<<<<<
   
4. // ********************************************************************
   
5. // File name    : flashled.v
   
6. // Module name  : flashled
   
7. // Author       : STEP
   
8. // Description  : segment initial
   
9. // Web          : www.stepfpga.com
   
10. //
    
11. // --------------------------------------------------------------------
    
12. // Code Revision History :
    
13. // --------------------------------------------------------------------
    
14. // Version: |Mod. Date:   |Changes Made:
    
15. // V1.0     |2017/03/02   |Initial ver
    
16. // --------------------------------------------------------------------
    
17. // Module Function:流水灯的模块化设计
    
18. 
    
19. module flashled (clk,rst,led);
    
20. 
    
21.         input clk,rst;                                               
    
22.         output [7:0] led;                               
    
23.         
    
24.         wire clk1h;                                     //定义一个中间变量，表示分频得到的时钟，用作计数器的触发        
    
25. 
    
26.         //例化分频器模块，产生一个1Hz时钟信号               
    
27.         divide #(.WIDTH(32),.N(12000000)) u2 (         //传递参数
    
28.                         .clk(clk),
    
29.                         .rst_n(rst),                   //例化的端口信号都连接到定义好的信号
    
30.                         .clkout(clk1h)
    
31.                         );                             
    
32.        
    
33.         //1Hz时钟上升沿触发循环赋值       
    
34.         always@(posedge clk1h or negedge rst)
    
35.         begin
    
36.                 if(!rst)
    
37.                         led <= 8'b11111110;            // <=为非阻塞赋值
    
38.                 else
    
39.                         led <= {led[0],led[7:1]};      //当时钟上升沿来一次，执行一次赋值，赋值内容是led[0]与led[7:1]重新拼接成8位赋给led，相当于循环右移
    
40.         end       
    
41.         

复制代码

引脚分配

按照下面表格定义输入输出信号

信号	引脚	信号	引脚
clk	C1	led[3]	M11
rst	L14	led[4]	P11
led[0]	N13	led[5]	N10
led[1]	M12	led[6]	N9
led[2]	P12	led[7]	p9

配置好以后编译下载程序。可以调整例化分频器时传递的参数来调整流水灯的速度。

小结
掌握了verilog里面例化module的用法，采用模块化设计程序。模块化设计是非常重要的FPGA设计思想。在下一节我们会学习按键的另外用法——按键消抖。