从零开始学FPGA我的第6个实验理解状态机记录一下

ihalin

从零开始学FPGA我的第6个实验理解状态机记录一下
状态机：有一段式。二段式。三段式(效率高，时序收敛信好)现在还不知道怎么让他们之间进行转换。
下面是一个检查一个数据流（eeboard ）的状态机
代码：

1. module hello(Clk,Rst_n,data,led);
   
2. 
   
3.         input Clk;//50M
   
4.         input Rst_n;//低电平复位
   
5.        
   
6.         input [7:0]data;
   
7.        
   
8.         output reg led;
   
9.        
   
10.         localparam
    
11.                 CHECK_e1        = 7'b000_0001,
    
12.                 CHECK_e2 = 7'b000_0010,
    
13.                 CHECK_b        = 7'b000_0100,
    
14.                 CHECK_o        = 7'b000_1000,
    
15.                 CHECK_a        = 7'b001_0000,
    
16.                 CHECK_r        = 7'b010_0000,
    
17.                 CHECK_d        = 7'b100_0000;
    
18.                
    
19.         reg[6:0]state;
    
20.        
    
21.         always@(posedge Clk or negedge Rst_n)
    
22.         if(!Rst_n)begin
    
23.                 led <= 1'b1;
    
24.                 state <= CHECK_e1;
    
25.         end
    
26.         else begin
    
27.                 case(state)
    
28.                         CHECK_e1:
    
29.                                 if(data == "e")
    
30.                                         state <= CHECK_e2;
    
31.                                 else
    
32.                                         state <= CHECK_e1;
    
33.                        
    
34.                         CHECK_e2:
    
35.                                 if(data == "e")
    
36.                                         state <= CHECK_b;
    
37.                                 else
    
38.                                         state <= CHECK_e1;
    
39.                                        
    
40.                         CHECK_b:
    
41.                                 if(data == "b")
    
42.                                         state <= CHECK_o;
    
43.                                 else
    
44.                                         state <= CHECK_e1;
    
45.                                        
    
46.                         CHECK_o:
    
47.                                 if(data == "o")
    
48.                                         state <= CHECK_a;
    
49.                                 else       
    
50.                                         state <= CHECK_e1;
    
51.                                        
    
52.                         CHECK_a:
    
53.                                 if(data == "a")
    
54.                                         state <= CHECK_r;
    
55.                                 else       
    
56.                                         state <= CHECK_e1;
    
57.                                
    
58.                         CHECK_r:
    
59.                                 if(data == "r")
    
60.                                         state <= CHECK_d;
    
61.                                 else       
    
62.                                         state <= CHECK_e1;
    
63.                                        
    
64.                         CHECK_d:
    
65.                                 begin
    
66.                                         state <= CHECK_e1;
    
67.                                         if(data == "d")
    
68.                                                 led <= ~led;
    
69.                                         else
    
70.                                                 led <= led;
    
71.                                 end
    
72.                                
    
73.                         default:state <= CHECK_e1;
    
74.                 endcase               
    
75.         end
    
76. 
    
77. endmodule

复制代码

测试代码testbeavh

1. `timescale 1ns/1ns
   
2. `define clock_period 20
   
3. 
   
4. module hello_tb;
   
5.        
   
6.         reg Clk;
   
7.         reg Rst_n;
   
8.         reg [7:0]ASCII;
   
9.        
   
10.         wire led;       
    
11.        
    
12.         hello hello0(
    
13.                 .Clk(Clk),
    
14.                 .Rst_n(Rst_n),
    
15.                 .data(ASCII),
    
16.                 .led(led)
    
17.         );
    
18.        
    
19.         initial Clk = 1;
    
20.         always#(`clock_period/2)Clk = ~Clk;
    
21.        
    
22.         initial begin
    
23.                 Rst_n = 0;
    
24.                 ASCII = 0;
    
25.                 #(`clock_period*200);
    
26.                 Rst_n = 1;
    
27.                 #(`clock_period*200 + 1);
    
28.                 forever begin
    
29.                         #(`clock_period);
    
30.                         ASCII = "e";
    
31.                         #(`clock_period);
    
32.                         ASCII = "e";
    
33.                         #(`clock_period);
    
34.                         ASCII = "b";
    
35.                        
    
36.                         #(`clock_period);
    
37.                         ASCII = "o";
    
38.                         #(`clock_period);
    
39.                         ASCII = "a";
    
40.                         #(`clock_period);
    
41.                         ASCII = "r";
    
42.                         #(`clock_period);
    
43.                         ASCII = "d";
    
44.                         #(`clock_period);
    
45.                                        
    
46.                 end
    
47.         end
    
48. 
    
49. endmodule

复制代码

RTL测试：


待续。。。。。。

zada小明

好帖子，支持