GD32F105/107的时钟配置 108M【转】

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GD32F105/107的时钟配置 108M【转】
105，107的RCC寄存器中，RCC_CFGR的PLLMUL[4]由Bit27换到了bit29，因为bit27被MCO[3]占了，所以108M的配置有点小的变化。
另外105，107的HSE一般接的25M晶振，所以配置过程如下：

1. static void SetSysClockTo108(void)
   
2. {
   
3.   __IO uint32_t StartUpCounter = 0,HSEStatus = 0;
   
4.   __IO uint16_t GigadeviceID = 0;
   
5. 
   
6.   /*ID check*/
   
7.   if( *( uint8_t *)( 0xE00FFFE8 ) & 0x08 )
   
8.   {
   
9.        GigadeviceID = ( ( *( uint8_t *)( 0xE00FFFD0 ) & 0x0F ) << 8 ) |
   
10.                   ( ( *( uint8_t *)( 0xE00FFFE4 ) & 0xFF ) >> 3  )  |
    
11.                   ( ( *( uint8_t *)( 0xE00FFFE8 ) & 0x07 ) << 5 ) + 1 ;
    
12.   }
    
13.   if(GigadeviceID != 0x7A3)return;
    
14.   
    
15.   /* SYSCLK, HCLK, PCLK2 and PCLK1 configuration ---------------------------*/   
    
16.   /* Enable HSE */   
    
17.   RCC->CR |= ((uint32_t)RCC_CR_HSEON);
    
18. 
    
19.   /* Wait till HSE is ready and if Time out is reached exit */
    
20.   do
    
21.   {
    
22.     HSEStatus = RCC->CR & RCC_CR_HSERDY;
    
23.     StartUpCounter++;  
    
24.   } while((HSEStatus == 0) && (StartUpCounter != HSE_STARTUP_TIMEOUT));
    
25. 
    
26.   if ((RCC->CR & RCC_CR_HSERDY) != RESET)
    
27.   {
    
28.     /* HCLK = SYSCLK */
    
29.     RCC->CFGR |= (uint32_t)RCC_CFGR_HPRE_DIV1;     
    
30.     /* PCLK2 = HCLK */
    
31.     RCC->CFGR |= (uint32_t)RCC_CFGR_PPRE2_DIV1;
    
32.     /* PCLK1 = HCLK/2 */
    
33.     RCC->CFGR |= (uint32_t)RCC_CFGR_PPRE1_DIV2;
    
34. 
    
35. #ifdef STM32F10X_CL
    
36.     /* Configure PLLs ------------------------------------------------------*/
    
37.     /* PLL2 configuration: PLL2CLK = (HSE / 5) * 8 = 40 MHz */
    
38.     /* PREDIV1 configuration: PREDIV1CLK = PLL2 / 10 = 4 MHz */
    
39.         
    
40.     RCC->CFGR2 &= (uint32_t)~(RCC_CFGR2_PREDIV2 | RCC_CFGR2_PLL2MUL |
    
41.                               RCC_CFGR2_PREDIV1 | RCC_CFGR2_PREDIV1SRC);
    
42.     RCC->CFGR2 |= (uint32_t)(RCC_CFGR2_PREDIV2_DIV5 | RCC_CFGR2_PLL2MUL8 |
    
43.                              RCC_CFGR2_PREDIV1SRC_PLL2 | RCC_CFGR2_PREDIV1_DIV10);
    
44.   
    
45.     /* Enable PLL2 */
    
46.     RCC->CR |= RCC_CR_PLL2ON;
    
47.     /* Wait till PLL2 is ready */
    
48.     while((RCC->CR & RCC_CR_PLL2RDY) == 0)
    
49.     {
    
50.     }
    
51.    
    
52.     /* PLL configuration: PLLCLK = PREDIV1 * 27 = 108 MHz */
    
53.     RCC->CFGR &= (uint32_t)~( RCC_CFGR_PLLSRC | RCC_CFGR_PLLMULL);
    
54.     RCC->CFGR |= (uint32_t)(0x20000000 | RCC_CFGR_PLLSRC_PREDIV1 |
    
55.                             RCC_CFGR_PLLMULL12);      
    
56. #else
    
57.     /*  PLL configuration: PLLCLK = HSE/2* (15+12) = 108 MHz */
    
58.     RCC->CFGR &= (uint32_t)((uint32_t)~(RCC_CFGR_PLLSRC | RCC_CFGR_PLLXTPRE |
    
59.                                        RCC_CFGR_PLLMULL));
    
60.     RCC->CFGR |= (uint32_t)(0x08000000 | RCC_CFGR_PLLSRC_HSE | RCC_CFGR_PLLXTPRE_HSE_Div2 | RCC_CFGR_PLLMULL12);   
    
61.    
    
62. #endif
    
63.         
    
64.     /* Enable PLL */
    
65.     RCC->CR |= RCC_CR_PLLON;
    
66.     while((RCC->CR & RCC_CR_PLLRDY) == 0){}
    
67.    
    
68.     /* Select PLL as system clock source */
    
69.     RCC->CFGR &= (uint32_t)((uint32_t)~(RCC_CFGR_SW));
    
70.     RCC->CFGR |= (uint32_t)RCC_CFGR_SW_PLL;   
    
71.     while ((RCC->CFGR & (uint32_t)RCC_CFGR_SWS) != (uint32_t)0x08){}
    
72. 
    
73.   }
    
74.   else
    
75.   { /* If HSE fails to start-up, the application will have wrong clock
    
76.          configuration. User can add here some code to deal with this error */
    
77.   }
    
78. }

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原帖：http://bbs.21ic.com/icview-634644-1-1.html