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高速先生成员--周伟 关于光模块的仿真，从10GE到1.6TE的光模块其实我们都有仿过，很多客户一开始的需求都是希望能看下眼图，但经过我们解释后，最后还是同意按照协议进行无源仿真，今天我们就来聊聊为什么只仿真无源而不去仿真有源看眼图的方式吧。 如下是我们其中一个1.6T光模块的部分设计线路图，这些高速信号的线路又被分成了两部分：一部分是从OSFP金手指到中间的DSP芯片，分别由8对TX和8对RX组成，每对200/224Gbps的速率构成了收发1.6TE的通道；另一部分就是从芯片到TOSA和ROSA接口焊盘，也是由8对TX和8对RX构成，每对也是200/224Gbps的速率。金手指到DSP芯片部分是有协议损耗要求的，而后一部分协议上没有定义相关的电气要求。 
初看起来好像和400GE、800GE的光模块都是一样的套路，看不出难度在哪里，但再一细看，难度就不是一个级别了，最主要的难度就是中间芯片的Pitch（芯片焊盘中心间距）只有0.15mm，如下图所示。 
这么小间距的Pitch要怎么出线呢？而且还是差分走线，这就对设计来说难度和考验都很大。这么小间距的设计一般就需要用到mSAP工艺和任意阶HDI设计了，这种工艺介于芯片封装基板和PCB板之间，后面大家感兴趣的话可以让咱们的东哥来介绍一下，今天我们先跳过，只要知道有这个工艺即可，来看看我们的走线线宽就知道为什么不能用普通的工艺了，就问差分线2.1mil的线宽，2.8mil的间距，普通PCB生产工艺能生产吗？ 
这时候可能就有人要问了，设计难度可以理解，那这种1.6T光模块的仿真有什么难点呢？ 其实相对于仿真来说，设计是简单的，设计只要保证连通性就好了，简单来说就是只要能顺利把线走出来就成功了一半，难的是除了线走出来，还要能保证信号质量，这个就必须通过仿真来保障了。前面说了1.6TE光模块的信号速率最高是224Gbps，当然是PAM4编码的，那么它的基频就到了56GHz了，频率越高，仿真难度就越大，后面的线损也很大，一点点差异都会影响到最终的性能，如材料的选择，不同层的出线和过孔优化方式等；普通的通孔设计在频率不是太高的时候过孔特性差异不是很大，但到了30GHz甚至50GHz以后，再叠加任意阶HDI的过孔，不同层的过孔就需要单独进行仿真，还有金手指处的焊盘也需要特殊优化，我们会加上连接器的3D模型来模拟真实插上连接器时的特性，这样和实际情况更接近，仿真也更准确；所有的这些操作带来的后果就是工作量变大，需要的仿真时间更多了。 那为什么光模块的仿真很多只仿真无源而很少仿真有源眼图和误码率呢？这确实是很多人关心的话题。首先我们来看看光模块VSR协议的无源要求吧，如下图是OIF-CEI-5.1协议上摘抄的关于112G-VSR-PAM4对于PCB通道的参考模型及损耗要求。 
协议上面对于无源插损的要求比较明确，Host主板上的损耗最大是12dB，连接器的损耗最大2dB，光模块及电容的损耗最大2dB，总共系统16dB的损耗，一般来说只要PCB板级能满足这个损耗要求就已经符合协议的指标了，剩下的就是芯片的事啦（不排除有部分芯片性能比较差的可能）。 对于仿真来说，在没有芯片ami模型的情况下，我们就只需要保证PCB板级的损耗符合上面的协议要求即可，一般这个无源损耗的指标会比较严格，只要这个无源损耗满足了，当然还有其他的指标如回损、模态及串扰等指标也要满足，那么大部分的芯片都是可以正常工作的，因为芯片的性能也要按照协议的指标要求来，大家都要在这个协议的框架下工作，任何环节都不能脱离这个协议框架，否则那就没得玩了，这就是有协议的好处。 无源仿真就相对简单很多，只要有PCB设计文件，叠层和材料信息就可以开始建模仿真优化了，只要仿真方法得当，材料信息准确，那么无源仿真出来的结果就能作为判断依据；但有源仿真就会复杂很多，需要有系统的所有信息，如主板Host和光模块上芯片的ami模型，连接器的3D及S参数模型，主板Host和光模块上的走线情况（如S参数模型，PCB文件及叠层信息等）。很多时候如果不是做系统的厂家，很少能全部集齐这些模型，如做主板Host端的，就很难拿到光模块部分厂家的资料，因为主板Host还要兼容各个厂家的光模块；而做光模块端的，则没有主板Host端的资料，同时他们也不仅仅只特供给某一家主机Host端，所以要搭配一起做系统仿真就比较困难。现在协议既然有无源分段的指标要求，那么就按照“铁路工人各管一段”的原则，大家各自管好自己部分的损耗要求，那么合在一起也是可以满足的，这就是前面说了大家都要在这个协议的框架下工作。好了，希望下次不会再有人让我们进行系统的有源仿真了，除非本身是做Host和光模块整个系统的，有系统的资料可以提供一起来仿真。
本期问题：下期将分享其他速率的光口协议，关于协议大家可以提前说一下自己最想了解的部分，谢谢！
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