清华大学】相位及延时锁定环中的量化噪声抑制技术

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摘要
锁相环和延时锁定环是电路系统中分别负责信号产生和时序控制的基本电路单元，并随着系统复杂度的提高，面临更加苛刻的指标要求。ΔΣ调制技术在近年来备受关注，它使得锁相环和延时锁定环可以实现很高的分辨率，并提高设计的灵活度。但它也带来量化噪声问题，若不加以充分抑制，将影响整体性能。本论文针对时钟产生、频率综合、以及高速链路时序控制三个应用，主要围绕量化噪声抑制问题，对ΔΣ锁相环以及ΔΣ延时锁定环完成了以下研究：阐述了ΔΣ锁相环和ΔΣ延时锁定环的原理，讨论了量化噪声问题以及和环路过采样率的关系，回顾了现有量化噪声抑制技术，讨论了它们的优缺点，并从系统和电路角度分析了不同应用下的设计考虑，着重讨论了调制器不同参数的选择，分析了高阶单环调制器的优点。提出了一种混合型FIR噪声滤除技术。它具有如下特点：离散时间域工作，对模拟失配不敏感，有助于提高线性度，额外硬件开销小，通过提供恒定单位直流增益解决了现有数字FIR噪声滤除技术的噪声放大问题。采用0.18μm CMOS工艺设计实现了一个环路过采样率仅为13.5的1GHzΔΣ分数锁相环时钟产生器。测试结果表明，通过采用混合型FIR噪声滤除技术对量化噪声加以整体抑制，可以将短期时钟抖动由24.4mUIrms降为17.3mUIrms，与整数分频下的16.1mUIrms具有可比性。采用0.18μm RF CMOS工艺设计实现了一个用于WCDMA/HSDPA的2GHz频率综合器，并用移相技术减小分频器功耗。测试结果表明混合型FIR噪声滤除技术可根据模版要求，对关键频偏处的量化噪声做全定制整形，并使得高阶单环调制器可以用于低阶ΔΣ分数锁相环，改善整数边界杂散性能。提出了类分数分频ΔΣ延时锁定环结构并采用0.18μm CMOS工艺设计实现了一个0.4～1.6GHz原型ΔΣ延时锁定环。该结构通过使用分频器，使得调制器、相位选择器以及电荷泵工作于低频，由此降低调制器功耗，避免相位选择时的毛刺问题，减小电荷泵设计难度；分频后自动产生所需的多相信号，而不需要为环路提供多相信号输入；可以基于低频调制实现小于1ps的时域分辨率。