IC设计流程简要说明

zhang1998

希望能给新手 一点帮助！

        1. 首先是使用hdl语言进行电路描述，写出可综合的代码。然后用仿真工具作前仿真，对理想状况下的功能进行验证。这一步可以使用Vhdl或verilog作为工作语言，EDA工具方面就我所知可以用Synopsys的VSS（for Vhdl）、VCS（for Verilog），Cadence的工具也就是著名的Verilog-XL和NC Verilog


         2.前仿真通过以后，可以把代码拿去综合，把语言描述转化成电路网表，并进行逻辑和时序电路的优化。在这一步通过综合器可以引入门延时，关键要看使用了什么工艺的库，这一步的输出文件可以有多种格式，常用的有EDIF格式。
综合工具Synopsys的Design Compiler，Cadence的Ambit


         3。综合后的输出文件，可以拿去做layout，将电路fit到可编程的片子里或者布到硅片上。这要看你是做单元库的还是全定制的。
全定制的话，专门有版图工程师帮你画版图，Cadence的工具是layout editor。单元库的话，下面一步就是自动布局布线,auto place & route，简称apr。cadence的工具是Silicon Ensembler,Avanti的是Apollo。layout出来以后就要进行extract,只知道用Avanti的Star_rcxt,然后做后仿真。如果后仿真不通过的话，只能iteration，就是回过头去改。


        4,接下来就是做DRC,ERC,LVS了,如果没有什么问题的话，就tape out GDSII格式的文件，送制版厂做掩膜板，制作完毕上流水线流片，然后就看是不是work了。做DRC,ERC,LVSAvanti的是Hercules,Venus,其它公司的你们补充好了。
btw:后仿真之前的输出文件忘记说了，应该是带有完整的延时信息的设计文件如：*.VHO,*.sdf

         RTL->SIM->DC->SIM-->PT-->DC---ASTRO--->PT----DRC,LVS--->TAPE OUT
                 1。PT后一般也要做动态仿真，原因：异步路径PT是做不了的
                 2。综合后加一个形式验证，验证综合前后网表与RTL的一致性
                 3。布版完成后一般都会有ECO，目的手工修改小的错误

                SPEC->ARCHITECTURE->RTL->SIM->DC->SIM-->PT-->DC---ASTRO--->PT----DRC,LVS--->TAPE OUT

                SPEC：specification，在进行IC设计之前，首先需要对本IC的功能有一个基本的定义。

                 ARCHITECTURE：IC的系统架构，包括算法的设计，算法到电路的具体映射，
                                              电路的具体实现方法，如总线结构、流水方式等。




                在IC前端的设计中，ARCHITECTURE才是精华，其他的大部是EDA 工具的使用，技术含量不高。


                 dv, design verification,验证 和前端、后端并列。
                 DFT, design for test. 前后端合作，并与tapeout 后测试合作。

                 ir-drop. 后端和验证合作。
                 SI, 后端。
                 low-power design ,前后端合作.