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可综合I2C从机verilog模型

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发表于 2021-11-19 11:44:02 | 显示全部楼层 |阅读模式
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可综合I2C从机模型,代码精炼,满足7bit寻址I2C协议不同的测试平台需要注意双向口的设置
附件为ISE 14.7下single device测试,SDA采用I/O,cadence下加上拉电阻,SDA变更为标准IO
唯一缺点:主机读完数据后必须发送高电平(No ACK)以结束进程,否则总线会被一直拉低直到RST信号改变,大家也可以提提意见如何修改在读完后主机发送低电平(ACK)时也能正常退出以提高抗干扰能力
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