【超越者Spartan-6 FPGA开发板】 + 数码管显示接收的串口数据

TLLED · 发表于 2021-5-28 19:18:19

在上篇https://www.cirmall.com/bbs/thread-205909-1-1.html的基础上来学习串口的接收处理，
实现的功能:将接收的到的串口数据以十进制的方式显示在开发板的数码管上。

一、硬件部分

和上篇一样的硬件电路，使用串口COM2接收。

二、程序部分

2.1、串口接收部分

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// File name: uart_recv
// Last modified Date: 2019/10/9 9:56:36
// Last Version: V1.1
// Descriptions: UART串口接收模块
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// Created by: 正点原子
// Created date: 2019/10/9 9:56:36
// Version: V1.0
// Descriptions: The original version
//
//----------------------------------------------------------------------------------------
//****************************************************************************************//
module uart_recv(
input sys_clk, //系统时钟
input sys_rst_n, //系统复位，低电平有效
input uart_rxd, //UART接收端口
output reg uart_done, //接收一帧数据完成标志
output reg rx_flag, //接收过程标志信号
output reg [ 3:0] rx_cnt, //接收数据计数器
output reg [ 7:0] rxdata,
output reg [7:0] uart_data //接收的数据
);
//parameter define
parameter CLK_FREQ = 50000000; //系统时钟频率
parameter UART_BPS = 9600; //串口波特率
localparam BPS_CNT = CLK_FREQ/UART_BPS; //为得到指定波特率，
//需要对系统时钟计数BPS_CNT次
//reg define
reg uart_rxd_d0;
reg uart_rxd_d1;
reg [15:0] clk_cnt; //系统时钟计数器
//wire define
wire start_flag;
//*****************************************************
//** main code
//*****************************************************
//捕获接收端口下降沿(起始位)，得到一个时钟周期的脉冲信号
assign start_flag = uart_rxd_d1 & (~uart_rxd_d0);
//对UART接收端口的数据延迟两个时钟周期
always @(posedge sys_clk or negedge sys_rst_n)
begin
if (!sys_rst_n)
begin
uart_rxd_d0 <= 1'b0;
uart_rxd_d1 <= 1'b0;
end
else
begin
uart_rxd_d0 <= uart_rxd;
uart_rxd_d1 <= uart_rxd_d0;
end
end
//当脉冲信号start_flag到达时，进入接收过程
always @(posedge sys_clk or negedge sys_rst_n)
begin
if (!sys_rst_n)
rx_flag <= 1'b0;
else begin
if(start_flag) //检测到起始位
rx_flag <= 1'b1; //进入接收过程，标志位rx_flag拉高
//计数到停止位中间时，停止接收过程
else if((rx_cnt == 4'd9) && (clk_cnt == BPS_CNT/2))
rx_flag <= 1'b0; //接收过程结束，标志位rx_flag拉低
else
rx_flag <= rx_flag;
end
end
//进入接收过程后，启动系统时钟计数器
always @(posedge sys_clk or negedge sys_rst_n)
begin
if (!sys_rst_n)
clk_cnt <= 16'd0;
else if ( rx_flag )
begin //处于接收过程
if (clk_cnt < BPS_CNT - 1)
clk_cnt <= clk_cnt + 1'b1;
else
clk_cnt <= 16'd0; //对系统时钟计数达一个波特率周期后清零
end
else
clk_cnt <= 16'd0; //接收过程结束，计数器清零
end
//进入接收过程后，启动接收数据计数器
always @(posedge sys_clk or negedge sys_rst_n)
begin
if (!sys_rst_n)
rx_cnt <= 4'd0;
else if ( rx_flag )
begin //处于接收过程
if (clk_cnt == BPS_CNT - 1) //对系统时钟计数达一个波特率周期
rx_cnt <= rx_cnt + 1'b1; //此时接收数据计数器加1
else
rx_cnt <= rx_cnt;
end
else
rx_cnt <= 4'd0; //接收过程结束，计数器清零
end
//根据接收数据计数器来寄存uart接收端口数据
always @(posedge sys_clk or negedge sys_rst_n)
begin
if ( !sys_rst_n)
rxdata <= 8'd0;
else if(rx_flag) //系统处于接收过程
if (clk_cnt == BPS_CNT/2)
begin //判断系统时钟计数器计数到数据位中间
case ( rx_cnt )
4'd1 : rxdata[0] <= uart_rxd_d1; //寄存数据位最低位
4'd2 : rxdata[1] <= uart_rxd_d1;
4'd3 : rxdata[2] <= uart_rxd_d1;
4'd4 : rxdata[3] <= uart_rxd_d1;
4'd5 : rxdata[4] <= uart_rxd_d1;
4'd6 : rxdata[5] <= uart_rxd_d1;
4'd7 : rxdata[6] <= uart_rxd_d1;
4'd8 : rxdata[7] <= uart_rxd_d1; //寄存数据位最高位
default:;
endcase
end
else
rxdata <= rxdata;
else
rxdata <= 8'd0;
end
//数据接收完毕后给出标志信号并寄存输出接收到的数据
always @(posedge sys_clk or negedge sys_rst_n)
begin
if (!sys_rst_n)
begin
uart_data <= 8'd0;
uart_done <= 1'b0;
end
else if(rx_cnt == 4'd9)
begin //接收数据计数器计数到停止位时
uart_data <= rxdata; //寄存输出接收到的数据
uart_done <= 1'b1; //并将接收完成标志位拉高
end
else
begin
uart_data <= 8'd0;
uart_done <= 1'b0;
end
end
endmodule

复制代码

2.2、接收到的数据处理部分

module uart_hdl(
input sys_clk, //系统时钟
input sys_rst_n, //系统复位，低电平有效
input recv_done, //接收一帧数据完成标志
input [7:0] recv_data, //接收的数据
input tx_busy, //发送忙状态标志
output reg send_en, //发送使能信号
output reg [7:0] send_data, //待发送数据
output reg [7:0] led_data //待发送数据
);
//reg define
reg recv_done_d0;
reg recv_done_d1;
reg tx_ready;
//wire define
wire recv_done_flag;
//*****************************************************
//** main code
//*****************************************************
//捕获recv_done上升沿，得到一个时钟周期的脉冲信号
assign recv_done_flag = (~recv_done_d1) & recv_done_d0;
//对发送使能信号recv_done延迟两个时钟周期
always @(posedge sys_clk or negedge sys_rst_n) begin
if (!sys_rst_n) begin
recv_done_d0 <= 1'b0;
recv_done_d1 <= 1'b0;
end
else begin
recv_done_d0 <= recv_done;
recv_done_d1 <= recv_done_d0;
end
end
//判断接收完成信号，并在串口发送模块空闲时给出发送使能信号
always @(posedge sys_clk or negedge sys_rst_n) begin
if (!sys_rst_n) begin
tx_ready <= 1'b0;
send_en <= 1'b0;
send_data <= 8'd0;
end
else begin
if(recv_done_flag)begin //检测串口接收到数据
tx_ready <= 1'b1; //准备启动发送过程
send_en <= 1'b0;
send_data <= recv_data; //寄存串口接收的数据
led_data <= recv_data;
end
else if(tx_ready && (~tx_busy)) begin //检测串口发送模块空闲
tx_ready <= 1'b0; //准备过程结束
send_en <= 1'b1; //拉高发送使能信号
end
end
end
endmodule

复制代码

2.3、顶层设计

将接收的串口数据送到动态数码管

module fpga_test (
input sys_clk , // 系统时钟
input sys_rst_n, // 系统复位信号（低有效）
input touch_key, // 触摸按键
output [5:0] seg_sel , // 数码管位选
output [7:0] seg_led , // 数码管段选
output [3:0] led , //4个LED灯
output beep,
//串口COM2
input uart_rxd, //UART接收端口
output uart_txd //UART发送端口
);
//parameter define
parameter TIME_SHOW = 25'd25000_000; // 数码管变化的时间间隔0.5s
parameter CLK_FREQ = 50000000; //定义系统时钟频率
parameter UART_BPS = 115200; //定义串口波特率
parameter led_en = 1;
//wire define
wire flag; // 数码管变化的通知信号
wire flag_10ms;
wire key_val;
//wire define
wire [19:0] data; // 数码管显示的数值
wire [ 5:0] point; // 数码管小数点的位置
wire en; // 数码管显示使能信号
wire sign; // 数码管显示数据的符号位
wire uart_recv_done; //UART接收完成
wire [7:0] uart_recv_data; //UART接收数据
wire uart_send_en; //UART发送使能
wire [7:0] uart_send_data; //UART发送数据
wire uart_tx_busy; //UART发送忙状态标志
//*****************************************************
//** main code
//*****************************************************
//动态LED数码管驱动
seg_led_dynamic u_seg_led_dynamic(
.clk (sys_clk),
.rst_n (sys_rst_n),
.data (data ), // 显示的数值
.point (point ), // 小数点具体显示的位置,高电平有效
.en (led_en),//(en ), // 数码管使能信号
.sign (sign ), // 符号位，高电平显示负号(-)
.seg_sel (seg_sel ), // 位选
.seg_led (seg_led ) // 段选
);
//串口接收模块
uart_recv #(
.CLK_FREQ (CLK_FREQ), //设置系统时钟频率
.UART_BPS (UART_BPS)) //设置串口接收波特率
u_uart_recv(
.sys_clk (sys_clk),
.sys_rst_n (sys_rst_n),
.uart_rxd (uart_rxd),
.uart_done (uart_recv_done),
.uart_data (uart_recv_data)
);
//串口处理
uart_hdl u_uart_hdl(
.sys_clk (sys_clk),
.sys_rst_n (sys_rst_n),
.recv_done (uart_recv_done),
.recv_data (uart_recv_data),
.led_data (data)
);
endmodule

复制代码

三、执行结果

在串口上发送十六进制数，开发板显示对应的十进制数

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