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[企业命题]算能科技:逻辑实现RISC-V向量扩展的浮点倒数...

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发表于 2021-4-9 12:17:38 | 显示全部楼层 |阅读模式
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赛题1:逻辑实现RISC-V向量扩展的浮点倒数平方根估算单元

描述及要求
1、实现RISC-V向量扩展的浮点倒数平方根估算单元,支持FP16、FP32、FP64精度,满足RISC-V向量扩展中vfrsqrt7.v指令的要求,估算精度为7位;
2、估算单元的输入输出数据格式兼容IEEE 754-2008标准,舍入模式可通过输入信号配置;计算出现异常时,请参照vfrsqrt7.v的要求将相应异常类型输出;
3、工作时钟频率2.5 GHz以上;
4、要求采用Verilog实现;
5、vfrsqrt7.v指令,详见riscv-v spec第14章:Vector Floating-Point Reciprocal Square-Root Estimate Instruction

评审得分点
1、功能正确实现;
2、满足题目要求,微架构设计方案清晰,模块划分合理;
3、代码简洁、逻辑清晰、可维护性好;
4、功耗/性能/面积设计均衡;
5、有对功能验证的完备性分析

输出要求
1、详细的设计文档,包括:微架构设计、算法设计及硬件电路实现方案
2、完整的RTL代码(Verilog);
3、验证环境及其代码;
4、功能、性能仿真报告以及逻辑门评估数据。

其他说明
1、仿真工具,建议使用vcs或者开源的verilator:https://www.veripool.org/wiki/verilator
2、波形分析工具,建议使用verdi或者开源的GTKwave:http://gtkwave.sourceforge.net
3、RISC-V V扩展指令集:https://github.com/riscv/riscv-v-spec/blob/master/v-spec.adoc


赛题2:逻辑实现高性能AES加解密引擎

描述及要求
1、逻辑实现一个安全参数可配的AES 128加解密引擎,支持ECB\CBC\CTR等主流模式;
2、工作时钟频率2.5 GHz以上;
3、要求采用Verilog实现;

评审得分点
1、功能正确实现,在满足高性能前提下,资源尽量少;
2、满足题目要求,微架构设计方案清晰,模块划分合理;
3、代码简洁、逻辑清晰、可维护性好;
4、安全性参数可配置,参数配置方式越简洁越好;
5、有对功能验证的完备性分析。

输出要求
1、详细的设计文档,包括:微架构设计、算法模型及硬件电路实现方案
2、完整的RTL代码(Verilog)、算法模型代码(C、matlab等);
3、验证环境及其代码;
4、功能、性能仿真报告以及逻辑门评估数据。
其他说明

1、仿真工具,建议使用vcs或者开源的verilator:https://www.veripool.org/wiki/verilator
2、波形分析工具,建议使用verdi或者开源的GTKwave:http://gtkwave.sourceforge.net


赛题3:RISC-V  MCU嵌入式人工智能应用开发

描述及要求:
以嵌入式人工智能应用为主题,基于芯来科技所提供的RISC-V Demo SoC,通过外接相关传感器(如摄像头、麦克风、运动传感器等)进行数据采集,进而采用机器学习相关算法实现检测、控制、人机交互等方向的实际应用开发,要求所完成的应用具有创新性、实用性以及高效性。
平台使用要求如下:
1.        Nuclei  RISC-V Demo SoC(可用于Nuclei MCU200T的比特流文件)
2.        Nuclei MCU200T硬件开发板(FPGA开发板)
3.        NMSIS库(Core、DSP、NN)
4.        Nuclei SDK开源软件平台

参考应用方向:
1.        音频处理,譬如语音识别、声乐识别等
2.        图像处理,譬如人脸识别、物体跟踪等
3.        运动检测,譬如姿态识别、移动检测等
注意:选题不限于以上参考应用方向,可优先考虑以上参考应用方向,亦或者是多个应用方向的综合。

软硬件开发平台:




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