[企业命题]Cadence楷登电子：三维集成电路互联优化算法

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赛题：三维集成电路互联优化算法

        传统集成电路的设计方法随着半导体制造工艺逐渐逼近物理的极限而面临更多的挑战。性能、功耗、面积、内存带宽、制造成本、设计周期等各方面都限制了人们对于延续摩尔定律的努力。三维集成电路通过把多颗芯片在垂直方向上进行整合，一方面打破了单个裸片的尺寸和工艺限制，另一方面把模块间的水平互联转换成了垂直互联，使得更高效率、更高带宽的信号传输成为可能。        近年来随着制造工艺的不断发展，三维集成电路芯片间的互联密度相比过去有了大幅的提高。通过混合键合（Hybrid Bonding）或类似的技术，键合间的最小间距可以达到10微米甚至1微米以下。利用这种技术，上下堆叠的芯片间能够实现信号的大规模同步传输。比如，对于一个大规模的芯片，可以通过合理的方式，将其拆分成两部分，分别实现在上下两个面对面堆叠的芯片上。如何在考虑三维结构的情况下，对芯片的各方面性能进行优化，这对于设计者是一种新的挑战。通过算法的合理优化，他们之间的信号传输性能将优于二维平面的互联方式，从而带来性能、功耗、面积等方面的提升。这其中混合键合由于是两个芯片间互联的关键部分，所以每一个的摆放位置，分配给哪一个互联信号就变得尤其重要。

基于上述背景，本赛题将问题简化为：
对于由两个裸片(Die)面对面堆叠组成的一个三维芯片，根据两个芯片各自的标准单元摆放位置（standard cell placement）以及他们之间的时序及连接关系，优化裸片之间放置的混合键合（Hybrid Bonding）的位置及信号分配，从而使得三维芯片整体的绕线长度（wire length）以及时序（Timing）最优。

提供的设计数据
•        时序以及物理设计库文件
•        综合后的门级Verilog网表，包括
          a. 上层裸片的网表
          b. 下层裸片的网表
          c. 三维芯片的顶层网表（连接上下两个裸片）
•        两个裸片的布局以及标准单元摆放位置文件（DEF格式）
•        时序约束文件（SDC）
•        堆叠配置文件（XML格式）
•        混合键合的尺寸及最小间距要求

题目要求以及评审标准
本赛题的主要目标是寻找最佳的混合键合位置，以实现线长或者时序的最优。因此，为了减少参赛同学的准备工作的难度，赛题将事先提供经过标准单元摆放的两个裸片的存盘文件。同时也提供基于这一标准单元摆放位置得到的原始时序分析报告表格。表格中将记录两个裸片间所有互联信号的第一级标准单元的名字、位置信息、端口名字、以及时序余量(Slack)。

第一题（基本）
根据提供的原始表格中的数据，以及混合键合HB的间距，用脚本或者任何编程语言写出一个算法，寻找每个互联信号的最佳HB位置，从而使得裸片间所有信号的总线长最短。要求按照指定格式保存得到的HB位置文件。
把算法得到的HB位置，通过Innovus的相关命令，在两个裸片的对应位置插入HB并连接到对应的端口。在Innovus中绕线并报告两个裸片的总线长。根据报告得出的线长，可以验证算法是否有效，以及改进算法。

第二题（中级）
改进算法，以时序余量（Slack）为第一优先，线长为第二优先考虑来分配HB的位置。对于时序余量更小（Timing Critical）的信号，给予更优的位置，使得最后的总时序余量最优。
把算法得到的HB位置，通过Innovus的相关命令，在两个裸片的对应位置插入HB并连接到对应的端口。在Innovus中绕线并提取寄生参数。在Tempus中对整个三维芯片进行时序分析，报告最终的时序结果。根据报告得出的时序结果，可以验证算法是否有效，以及改进算法。

第三题（高级）
在不改变两个裸片尺寸的前提下，可以通过重新对每个裸片进行标准单元摆放以及优化，并重新分配HB的位置，从而得到更好的时序以及线长结果。需要注意的是，标准单元摆放的位置和HB摆放的位置会相互影响。可以尝试各种办法来尽可能找到最优的解。验证方法和第二题相同。
注：
以上三道题并非三选一，而是尽可能都完成，以拿到更多的完成分。
按照实现的难度，建议参赛同学先尝试完成第一题。在第一题的算法基础上，改进并完成第二题。时间允许的条件下，可以进一步尝试完成第三题。

评分标准：
上述每一题的得分都由完成分和排名分构成。（具体分值后期公布）
•        按照要求提交结果即得到完成分。
•        排名分由每一题的前三名得到，依次递减。名次取决于每一题优化对象。比如第一题，线长最短者取胜。第二题和第三题，时序最优者取胜，时序相同则线长更短者取胜。
除此之外，评审还将根据创新性以及PPT成果展示的表现打分。
以上所有分数累加决定最终名次。

赛题提交要求
•        成果展示PPT
•        可重现结果的算法代码
•        上下两层裸片各自的Innovus设计存盘数据（可供验证）
•        第二题、第三题需提供时序分析报告和对应的脚本（可供验证）

提供的参考命令脚本
•        导入Innovus设计的示例脚本
•        导入混合键合HB摆放位置的命令
•        标准单元摆放、时序优化和绕线的示例脚本
•        导出设计数据以及对整个三维芯片进行时序分析的示例脚本

提供的软件：
Innovus Implementation System
Tempus Timing Signoff Solution
（以及相应用户手册）


奖项设置：

一等奖（一名）：10000元/名
二等奖（三名）：5000元/名
除奖金外，Cadence楷登电子对优秀团队还择优给予获奖者实习生岗位机会

Cadence楷登电子答疑邮箱：cadence_contest@cadence.com