你相信有一天BGA里面不能走差分线吗？

caroline11

你肯定会相信阻抗不匹配影响PCB性能；你会相信等长做得不好影响DDR的时序；你也会相信PCB太长的话高速信号会有问题；但是如果我们告诉你总有一天BGA芯片里面不能穿差分线的话，你会相信吗？

所谓BGA，也就是学名为球栅阵列封装的芯片，是芯片封装界发展到今天为止算是集成度最高的封装技术了哈。小则几百pin，多则几千pin都密密麻麻的按照一定的pitch间距进行排列，我们目前常用的pitch为1.2mm，1mm，0.8mm这些。

那么说到密集，大家肯定都有过这样的经历，也就是处于BGA里面的高速信号如果要走出BGA的话，一般会在pin的位置去做fanout，也就是所谓的BGA扇出，然后通过一个内层（当然底层也可以）从BGA里面层层进行突围，直到走出BGA区域为止。有的时候，这对走线在走出来的过程中经过的地方可谓是非常的坎坷，坑坑洼洼的，例如下面这样，做过高速信号PCB设计的粉丝们应该都很清楚为什么会这样了哈。

我们知道，高速信号的过孔是要进行反焊盘处理的，那么这个时候我们就会发现，一对从BGA里面走出来的线可能需要经过若干个过孔反焊盘的边缘。为什么叫边缘呢？因为过孔反焊盘理论上是挖的越大越好，这样才能最大程度的提高过孔的阻抗，因此在走线经过的区域，基本上是走线上下的参考平面就会被反焊盘挖空掉，也就是在过孔的区域，走线是没有多余的参考的。

如果要问大家这个时候是保证过孔的阻抗呢还是保留那么一小段走线的参考平面，我相信百分之80以上的人都说是保证过孔的阻抗，大家的意见都是也就几十mil的走线少一点参考平面能有多大的影响，再说了，又不是完全没参考平面，只是没有多余的参考平面而已嘛。另外很重要的一点就是，这个是作为PCB设计界一个通用的处理方式，而且在大多数产品做出来之后都是没有问题的。因此大家也就觉得是一个很稳妥的设计方法了。

但是高速先生总喜欢对一些看起来很正常的设计理念进行“挑战”，这次我们就针对BGA穿线是不是真的没有问题进行研究。我们做了一块测试板，验证下在1.0mm pitch BGA间距的情况下穿线的影响。如下所示：我们在1.0mm的BGA下穿过一对差分线，然后模拟经过若干个其他走线的过孔反焊盘区域的情况，我们来看看这对走线本身的性能如何。

经过我们对几块板的同一个待测物的测试结果对比发现，结论是惊人的一致！！！它的损耗不会是一条我们认为的平直的曲线，其中在25GHz之后有非常巨大的谐振点。

那个，我相信大多数粉丝们都能看懂上图的插入损耗曲线，至少能分辨出好还是不好。如果你们对S参数还不太熟悉的话，我们高速先生队长还专门亲自拍摄了一个通俗易懂的小视频，可以帮助大家更深入的了解S参数这个SI重要的概念哈。

http://https://www.bilibili.com/video/BV1ET4y1j77X

好，我们继续往下讲，从这个糟糕的S参数来看，我们大致可以判断它的可用范围在25GHz内，如果大家还是对频域参数不是很熟悉的话，我们换成大家喜欢的时域来分析哈。从上面的损耗参数来看，走现在很成熟的10Gbps到25Gbps应该都是没太大问题的，那我们就直接跳过10G到25G，从56Gbps起步来衡量。那放到我们现在也做得比较多的56G-PAM4的高速设计上，我们看看如果发送一个理想的56G-PAM4信号源经过这个BGA扇出之后会是怎么样呢？

恩，看来这个BGA的扇出设计对于56G-PAM4还是OK的，那我们再来个更厉害的？目前业界已经开始对112G-PAM4进行研究了，那高速先生也尝试下加入一个112G-PAM4的信号源进去，看看经过这个BGA扇出之后会是什么情况。结果如下所示：

从上面的眼图可以看到，就只是经过了一个BGA扇出之后眼图就“凉”了一半了，压根都还没开始走线，加上走线的话估计就……呃！

就像前面所说的，在112G来临的时候，如果还是像上面一样的BGA扇出的话，这对差分线的性能会大打折扣，甚至可能一个我们认为很简单的扇出设计就消耗掉整个通道的裕量。BGA扇出虽然是个很简单而且约定俗成的设计，但是在信号速率越来越高之后，信号的性能会受到越来越多因素的影响，比如BGA的pitch大小，过孔反焊盘设计，叠层设计，线宽线距选择，加工误差等，使得原本看起来一个很平常的设计都可能出现问题，这可能也变成我们SI未来要去思考的问题了。