工具使人变懒，使人变笨

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     工具使人变懒，我想大家都有体会，最典型的比如洗衣机使人不会再想着手洗衣服、电脑、手机的输入法已经使我们看到汉字熟悉，却写不出来……人变懒后就不会多动脑，就有可能变笨。 IC业界的EDA Tool有同样的功效，作数字电路的写code，越来越宏观，好像现在可以直接用C语言写电路，设计者已经不需要关心逻辑门的工作原理了；作模拟电路的，直接调用PDK，省去了不少原先需要设计者自己设定的参数；版图设计的自动化也是越来越强，现在说全定制版图都可以类似于PR了……
Tool的功能越来越强，肯定是对我们的设计带来更多帮助，有利于提高设计的质量和效率，但是，也不可小瞧它的副作用。
举例来说，我碰到不少的面试者，问他们CMOS电路中作bandgap电路里的PNP管的结构，回答是不知道，设计时直接调用了PDK，至于它到底是什么样子，没研究过。但我觉得模拟设计者，连所用器件的结构是什么样子的都不知道，是很难把电路设计得很好的。
电路仿真工具的强大、快速，使我们越来越抛弃了电路分析、手工计算等手段，依赖于将电路仍进仿真直接算，出来结果对了就行，越来越懒得思考电路工作的状态、过程。其结果，却可能是犯一些基本的错误。
Tool的功能强了，会提供许多检查功能，于是有些设计者作设计时开始作得很随便，然后就不断地靠工具的检查来修改电路，只要最后工具不报错，无警告了，就认为电路ok了，自己也不去多想，还有什么需要检查的。孰不知，工具的检查，是需要“人”去告诉它规则的，如果你告诉的规则不完整、不正确，那它的结果也就不完整、不正确。
电路要作得有竞争力，获得更aggressive的性能(包括成本、功耗等)，就得有创新，有些甚至是违反常规的方法，这些都是需要设计者自己动脑筋完成的，工具不会帮你。可能在你作了个设计后，工具还会给你一些warning，这时需要设计者自己判断哪些warning可以waive，哪些必须修改。只有这样，作出的产品才不只有功能，可靠性、竞争力方面也有可能会比较好。
所以我说，工具使人变懒，让人变笨。
但这不是工具本身的问题，而是使用者的问题。Tools只是帮助我们提高效率，改善质量，并不会阻挡我们对事务进行更深入的分析和研究，只是使用者容易抱着“能用就行”、“完成任务”的态度，不愿意、懒得再深入分析电路的各个方面，于是看似作项目更快了，作的质量却变差了，或是自己的能力、经验并没有得到相应的提高。
我认为工具要多使用，越熟练越好。但是一定要再花些时间，透过工具，作些深层次的研究，对器件、对电路、对系统有更深入的理解；同时也弄清楚工具都干了什么，工具什么不能干。
工具要用好，同时要注意不要让工具把自己变懒、变笨。

ustb-cs

工具就人类智慧的结晶

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