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SATA主机控制器
SATA Host控制器
SATA Host Controller
基于FPGA的SATA主机控制器
基于FPGA的SATA Host控制器
本人在北京工作7年以上,非常熟悉Spartan-6, Virtex-5/Virtex-6/7 Series FPGA，从事FPGA外围接口设计,非常熟悉SATA协议,设计调试了多个基于SATA接口的固态大容量存储设备.
基于FPGA的SATA主机控制器特性如下：
1. 支持SATA 1(1.5Gbps)、SATA 2(3Gbps)以及SATA 3(6Gbps)
2. 符合SATA Rev 3.0规范
3. 实现Phy Layer（物理层）协议，包括OOB等
4. 实现Link Layer（链路层）协议，包括8B/10B编解码，扰码，CRC，流量控制，成帧/解帧，通信握手序列等
5. 实现Transport Layer（传输层）协议，包括FIS构造和解析，错误重传机制等
6. 实现Command Layer（命令层）协议，包括Software Reset协议，PIO Data-In协议，PIO Data-Out协议，DMA-In协议，DMA-Out协议等
7. 实现Application Layer（应用层）协议，包括设备自检，执行IDENTIFY DEVICE command（获取设备参数），DMA控制器
8. 实现SATA设备带电热插拔
9. 利用多个SATA Host Controller，可以组成RAID阵列控制器
基于FPGA的SATA主机控制器接口特性如下：
1. 支持1.5Gbps, 3Gbps, 6Gbps线速率
2. 提供FIFO数据流接口，支持扁平式地址访问（只需提供首扇区地址和总扇区长度，控制器内置DMA控制器实现连续的扇区地址管理访问），实现大流量数据的读写
3. 提供双端口RAM接口，支持单个扇区地址访问，实现512-byte字节数据的读写
4. 提供双端口RAM接口，支持1~8个扇区地址访问，实现最多4096-byte字节数据的读写
5. 提供SATA Host寄存器接口，包括状态和错误寄存器输出
6. 提供设备自检状态输出、设备参数输出（设备最大可用扇区数等）
本人已经在多个SSD（英特尔，三星，美光，OCZ等）上测试验证，控制器性能如下：
1. SATA 2接口，连续写速度大于230MB/s，连续读速度大于250MB/s.
2. SATA 3接口，连续写速度大于520MB/s，连续读速度大于540MB/s.
如有SATA相关方面的技术合作，可联系我。
联系方式：neteasy163z@163.com
Serial RapidIO接口DMA数据传输
本人在北京工作7年以上,从事FPGA外围接口设计,非常熟悉Serial RapidIO协议,设计调试了多个基于Serial RapidIO接口的DSP和PowerPC信号处理卡.
本人非常熟悉Spartan-6, Virtex-5/Virtex-6/7 Series FPGA Serial RapidIO Block Endpoint模块,基于该模块设计了Serial RapidIO Endpoint Master DMA.
1. Master DMA位于FPGA内部,FPGA执行DMA操作,主要包括两大功能DMA Write(FPGA-->DSP/PowerPC内存)和DMA Read(DSP/PowerPC内存-->FPGA).
2. Serial RapidIO 1x，5Gbps/lane：DMA Write(FPGA-->DSP/PowerPC内存)的速度可达450MB/s;DMA Read(DSP/PowerPC内存-->FPGA)的速度可达440MB/s.
3. Serial RapidIO 4x，5Gbps/lane：DMA Write(FPGA-->DSP/PowerPC内存)的速度可达1780MB/s;DMA Read(DSP/PowerPC内存-->FPGA)的速度可达1740MB/s.
4. FPGA内部的Master DMA也包含与DMA传输相关的控制状态寄存器和中断寄存器.
Serial RapidIO接口特性如下：
1. 支持1.25Gbps, 2.5Gbps, 3.125Gbps, 5Gbps, 6.25Gbps线速率
2. 自适应链路宽度，支持Serial RapidIO x4/x2/x1
3. 支持Master DMA Write(SWRITE)、Master DMA Read(NREAD)、Doorbell、Message、寄存器读写（NWRITE/NWRITE_R/NREAD）、RAM读写（NWRITE/NWRITE_R/NREAD）
4. 支持Master DMA Write和Master DMA Read全双工数据传输
本人已经在多个基于DSP和PowerPC信号处理板上调试验证了Serial RapidIO Endpoint Master DMA功能.
1. Master DMA Write数据传输功能,数据传输流方向：光纤/RocketIO GTP/GTX--> DDR2/DDR3内存 --> Serial RapidIO Master DMA Write --> DSP/PowerPC内存.
2. Master DMA Read数据传输功能,数据传输流方向：DSP/PowerPC内存 --> Serial RapidIO Master DMA Read --> DDR2/DDR3内存 --> 光纤/RocketIO GTP/GTX接口.
3. 寄存器访问:软件访问FPGA内部与DMA传输相关的寄存器.
4. FPGA发出Doorbell中断.
如有Serial RapidIO相关方面的技术合作，可联系我。
联系方式：neteasy163z@163.com
基于PCI Express的数据采集卡
PCIe数据采集卡
PCI Express数据采集卡
本人在北京工作6年以上,从事FPGA外围接口设计,非常熟悉PCI Express协议,设计调试了多个基于PCI Express接口的数据采集卡.
本人非常熟悉Spartan-6, Virtex-5/Virtex-6/7 Series FPGA PCI Express Block Endpoint模块,基于该模块设计了PCI Express Endpoint Master DMA.
1. Master DMA位于FPGA内部,FPGA执行DMA操作,主要包括两大功能DMA Write(FPGA-->内存)和DMA Read(内存-->FPGA).
2. 1x PCI Express Gen 1 DMA Write(FPGA-->内存)的速度可达214MB/s;4x PCI Express DMA Read(内存-->FPGA)的速度可达209MB/s.
3. 4x PCI Express Gen 1 DMA Write(FPGA-->内存)的速度可达860MB/s;4x PCI Express DMA Read(内存-->FPGA)的速度可达840MB/s.
4. 8x PCI Express Gen 1 DMA Write(FPGA-->内存)的速度可达1690MB/s;8x PCI Express DMA Read(内存-->FPGA)的速度可达1640MB/s.
5. 4x PCI Express Gen 2 DMA Write(FPGA-->内存)的速度可达1680MB/s;4x PCI Express DMA Read(内存-->FPGA)的速度可达1620MB/s.
6. 8x PCI Express Gen 2 DMA Write(FPGA-->内存)的速度可达3440MB/s;8x PCI Express DMA Read(内存-->FPGA)的速度可达3380MB/s.
7. FPGA内部的Master DMA也包含与DMA传输相关的控制状态寄存器和中断寄存器.
8. PCI Express驱动采用WinDriver,采用Legacy PCI或MSI中断方式,用户应用软件通过WinDriver的API函数访问PCI Express寄存器文件.
PCI Express接口特性如下：
1. 自适应链路速率，支持Gen 1、2.5Gbps/Lane(Spartan-6, Virtex-5 FPGA)和Gen 2、5.0Gbps/Lane(Virtex-6/7 Series FPGA)
2. 自适应链路宽度，支持PCI Express x8/x4/x2/x1
3. 支持Master DMA Write、Master DMA Read、MSI/传统PCI中断、寄存器读写、RAM读写
4. 支持Master DMA Write和Master DMA Read全双工数据传输
5. PCI Express驱动支持Windows 32/64位、Linux等操作系统，如Windriver
6. 即插即用，支持热插拔
本人已经在Xilinx评估板SP605,ML555,ML505,ML605和KC705,以及自制的PCIe金手指板卡上调试验证了PCI Express Endpoint Master DMA功能.
1. Master DMA Write数据传输功能,数据传输流方向：光纤/RocketIO GTP/GTX--> DDR2/DDR3内存 --> PCI Express Master DMA Write --> PC内存 --> PC硬盘.
2. Master DMA Read数据传输功能,数据传输流方向：PC硬盘 --> PC内存 --> PCI Express Master DMA Read --> DDR2/DDR3内存 --> 光纤/RocketIO GTP/GTX接口.
3. 寄存器访问:软件访问FPGA内部与DMA传输相关的寄存器.
4. FPGA发出Legacy PCI或MSI中断.
5. 用户应用程序,采用Visual C/C++编写，适用于Windows 32/64位，如XP，Win2003/2008 32/64，Win7 32/64
本人可以提供FPGA源代码,PCI Express驱动、用户应用程序源代码以及相关设计、测试文档.同时还可以在Xilinx评估板SP605,ML555,ML505,ML605和KC705,以及自制的PCIe金手指板卡上演示验证.
如有PCI Express相关方面的技术合作，可联系我。
联系方式：neteasy163z@163.com
NAND FLASH Controller IP Core
标准NAND FLASH Controller
标准NAND FLASH控制器
我是一位在职者（北京），专业从事FPGA接口设计，有较多的空余时间，对FPGA有比较丰富的项目经验（6年）。
熟练使用Xilinx/Altera FPGA，熟悉NAND FLASH接口时序。
自行编写标准NAND FLASH Controller/控制器，可以以源代码（VHDL/Verilog HDL语言）或网表形式(提供使用手册)提供，功能包括：
1. 支持异步接口的SLC和MLC Nand Flash
2. 最高支持时序模式5（Timing Mode 5）
3. 兼容ONFI命令集：Reset、Read ID/ONFI Signature、Read Unique ID、Read Parameter Page、Set Feature、Get Feature、Read Status、Erase、Program Page、Read Page、Program Page Cache、Read Page Cache
4. 支持上电自动坏块检测
5. 支持坏块表动态更新
6. 支持坏块管理（BBM）；坏块管理使能和禁止
7. 支持ECC：RS码1080字节纠正24-bit；或RS码540字节纠正8-bit；或汉明码256 Byte纠正1-bit，检错2-bit；ECC使能和禁止
8. 内置DMA数据传输引擎
9. 支持各个设备厂商（Micron、Samsung、Hynix、Toshiba、ST-Micro和其他厂商）的Nand Flash
NAND FLASH Controller自动进行坏块管理以及ECC纠错，坏块表可存储于FPGA内部RAM块。
NAND FLASH控制器的用户接口友好，基本上都是DPRAM或FIFO接口，状态信号是I/O接口，易于使用。
此NAND FLASH控制器可以适应各种各样的NAND FLASH芯片型号。
此NAND FLASH控制器多次在实际项目中使用，被证明稳定可靠。
如有NAND FLASH接口开发相关方面的技术合作，可随时联系我。
联系方式：neteasy163z@163.com
NAND FLASH Controller IP Core
Super-High-Speed NAND FLASH Array Controller
超高速NAND FLASH阵列控制器
我是一位在职者（北京），专业从事FPGA接口设计，有较多的空余时间，对FPGA有比较丰富的项目经验（6年）。
熟练使用Xilinx/Altera FPGA，熟悉NAND FLASH接口时序。
自行编写NAND FLASH Controller/控制器，可以以源代码或网表形式(提供使用手册)提供，功能包括：
1. NAND Flash物理接口时序：支持PAGE READ、PROGRAM PAGE、BLOCK ERASE、RESET、READ ID、READ STATUS、Set/Get Feature等命令集和相关时序
2. Nand Flash阵列的流水线管理：流水线化PROGRAM PAGE，使Nand Flash阵列的存储速度最大化；流水线管理NAND FLASH阵列的PAGE READ、BLOCK ERASE、RESET、READ ID等操作
3. Nand Flash阵列的坏块检测：检测NAND FLASH的原始出厂坏块,以及动态坏块检测
4. Nand Flash阵列的坏块管理：在Nand Flash阵列的PROGRAM PAGE和PAGE READ过程中，剔除NAND FLASH的坏块，产生有效的块地址
5. Nand Flash阵列的ECC：RS码1080字节纠正24-bit；或RS码540字节纠正8-bit；或汉明码256 Byte纠正1-bit，检错2-bit
NAND FLASH Controller自动进行坏块管理以及ECC纠错，坏块表可存储于FPGA内部RAM块或片外SRAM。
NAND FLASH控制器的用户接口友好，基本上都是DPRAM或FIFO接口，状态信号是I/O接口，易于使用。
此NAND FLASH控制器既可以适应简单的单片NAND FLASH应用，也可以适应NAND FLASH阵列应用，并且可以适应各种各样的NAND FLASH芯片型号。
8x8(8行8列:8个片选,64位数据总线) NAND FLASH阵列的存储速度可达380MB/S。
FPGA内部可以嵌入多个NAND FLASH控制器，每个控制器的存储速度可达380MB/S。如果嵌入4个NAND FLASH控制器，那么存储速度可达1520MB/S。
此NAND FLASH控制器多次在实际项目中使用，被证明稳定可靠。
如有NAND FLASH接口开发相关方面的技术合作，可随时联系我。
联系方式：neteasy163z@163.com
高速LVDS数据传输方案和协议
基于FPGA的高速LVDS数据传输
高速AD/DA接口
本人在北京工作6年,从事FPGA外围接口设计,非常熟悉高速LVDS数据传输,8B/10B编码等,设计调试了多个FPGA与FPGA以及FPGA与专用芯片(比如AD/DA)之间的高速LVDS数据传输.
本人非常熟悉AD/DA接口,包括高速并行AD、串行AD,高速并行DA，比如ADS5474,E2V,LTC2175,E2V高速AD,Intersil ISLA214P50，AD9129等,基于FPGA设计高速并行/串行AD/DA接口：时钟对齐、根据帧同步实现串转并数据对齐.
本人非常熟悉Virtex-5/Virtex-6/7 Series FPGA的内置SERDES模块,包括ISERDES,OSERDES,IODELAY,IDELAYCTRL等部件,基于该模块设计了一种高速LVDS数据收发方案和协议:
1. 1路LVDS数据的时钟频率是500MHz(Virtex-5)或600MHz(Virtex-6)或700MHz(Kintex-7),双沿数据传输;1路LVDS数据的传输速率为1Gbps(Virtex-5)或1.2Gbps(Virtex-6)或1.4Gbps(Kintex-7),16路LVDS数据的传输速率为16Gbps(Virtex-5)或19.2Gbps(Virtex-6)或22.4Gbps(Kintex-7)
2. 高速LVDS数据发送:训练序列产生,数据成帧,8B/10B编码,数据并行转串行,随路时钟产生等
3. 高速LVDS数据接收:接收时钟检测(检测接收时钟的存在),接收时钟对齐(对接收时钟进行移相),数据串行转并行,接收数据字节序对齐(Comma码对齐),接收数据Los-of-Sync状态机,8B/10B解码,解数据帧等
本人已经在Xilinx评估板ML555/ML605/KC705上调试验证了16路高速LVDS数据收发方案和协议.
1. 1对LVDS随路时钟+16对LVDS发送数据,时钟频率是500MHz(Virtex-5)或600MHz(Virtex-6)或700MHz(KiNtex-7),双沿数据传输;数据传输速率为16Gbps(Virtex-5)或19.2Gbps(Virtex-6)或22.4Gbps(Kintex-7).
2. 1对LVDS接收时钟+16对LVDS接收数据.
本人可以提供FPGA源代码.同时还可以在Xilinx评估板ML555/ML605/KC705上演示验证.
如有高速LVDS数据传输相关方面的技术合作，可联系我。
联系方式：neteasy163z@163.com
SDR/DDR/DDR2/DDR3 控制器
SDR/DDR/DDR2/DDR3 Controller
SDR SDRAM 控制器
SDR SDRAM Controller
DDR SDRAM 控制器
DDR SDRAM Controller
DDR2 SDRAM 控制器
DDR2 SDRAM Controller
DDR3 SDRAM 控制器
DDR3 SDRAM Controller
我是一位在职者（北京），专业从事FPGA设计，有较多的空余时间，对FPGA有比较丰富的项目经验（6年）。
熟练使用Altera Stratix/Arria Series FPGA, Virtex-5/Spartan-6/Virtex-6/7 Series FPGA MIG的DDR/DDR2/DDR3 Controller，支持DDR2 800以及DDR3 1600，将DDR2/DDR3 Controller进行FIFO化或MIMO化或MPC化或乒乓化操作，多次在实际项目中使用，被证明稳定可靠。
熟练使用Altera Stratix Series FPGA, Altera Arria Series FPGA, Virtex-5/Spartan-6/Virtex-6/7 Series FPGA，熟悉SDR SDRAM接口时序，熟悉DDR SDRAM/DDR2 SDRAM/DDR3 SDRAM接口时序。
自行编写符合SDR SDRAM接口时序的SDR SDRAM控制器，支持全页突发模式，SDR
SDRAM控制器的CS宽度、Bank宽度、Row宽度、Column宽度、以及AC Timing参数（比如刷新时间、激活时间等）都是可编程的，突发数据长度可变，SDR SDRAM控制器已经解决翻页问题。
SDR SDRAM控制器以源代码（Verilog HDL）形式提供，既可用于Altera FPGA，也可用于Xilinx FPGA，用户访问接口符合Avalon-MM Slave Burst Interface规范，控制器经过严格验证，多次在实际项目中使用，被证明稳定可靠。
SDR SDRAM控制器的最高时钟频率是166MHz。将SDR Controller进行FIFO化或MIMO化或MPC化或乒乓化操作，多次在实际项目中使用，被证明稳定可靠。
如有SDR/DDR/DDR2/DDR3 SDRAM接口开发相关方面的技术合作，可随时联系我。
联系方式：neteasy163z@163.com
RocketIO高速串行接口
本人在北京工作6年以上，从事FPGA外围接口设计，熟练使用Virtex-5/Virtex-6 FPGA，非常熟悉RocketIO GTP/GTX协议，Aurora协议，Serial RapidIO协议。
本人已经在Virtex-5/Virtex-6 FPGA上调试通过基于RocketIO GTP/GTX协议的数据流收发，基于Aurora Framing和Streaming的数据流收发，基于Serial RapidIO协议的SWRITE数据流收发，并且已经应用于实际项目中
基于RocketIO GTP/GTX协议
数据流接收处理：RocketIO GTP/GTX RXN/RXP --> RocketIO GTP/GTX --> 接收数据处理（判别SOF和EOF，协议桢处理，剔除IDLE符号）--> FIFO接口输出
数据流发送处理：FIFO接口输入 --> 发送数据处理（增加SOF和EOF，协议桢产生，插入IDLE符号或时钟校正序列）--> RocketIO GTP/GTX --> RocketIO GTP/GTX TXN/TXP
基于Aurora Framing和Streaming协议
数据流接收处理：RocketIO GTP/GTX RXN/RXP --> RocketIO GTP/GTX --> Aurora Core --> 接收数据处理（根据LocalLink RX Port 判别SOF和EOF，剔除IDLE符号）--> FIFO接口输出
数据流发送处理：FIFO接口输入 --> 发送数据处理（将数据通过LocalLink TX Port输入Aurora Core）--> Aurora Core --> RocketIO GTP/GTX --> RocketIO GTP/GTX TXN/TXP
基于Serial RapidIO协议
数据流接收处理：RocketIO GTP/GTX RXN/RXP --> RocketIO GTP/GTX --> Serial RapidIO Core --> 接收SWRITE数据帧处理（根据Serial RapidIO SWRITE格式解析数据帧）--> FIFO接口输出
数据流发送处理：FIFO接口输入 --> 发送数据处理（将数据根据Serial RapidIO SWRITE格式打包输入Serial RapidIO Core）--> Serial RapidIO Core --> RocketIO GTP/GTX --> RocketIO GTP/GTX TXN/TXP
寄存器读写：NWRITE，NREAD等协议
DMA读写：SWRITE，NREAD等协议
中断接口：DOORBELL协议
如有基于RocketIO高速串行接口设计相关方面的技术合作，可随时联系我。
联系方式：neteasy163z@163.com
基于PCI的数据采集卡
PCI数据采集卡
本人在北京工作6年以上,从事FPGA外围接口设计,非常熟悉PCI协议,设计调试了多个基于PCI接口的数据采集卡.
本人非常熟悉Virtex-2/Virtex-2 Pro/Virtex-5/Spartan-6/Spartan-3 FPGA PCI Block模块,基于该模块设计了PCI Master DMA.
1. Master DMA位于FPGA内部,FPGA执行DMA操作,主要包括两大功能DMA Write(FPGA-->内存)和DMA Read(内存-->FPGA).
2. 32-bit 33MHz PCI DMA Write(FPGA-->内存)的速度可达130MB/s;32-bit 33MHz PCI DMA Read(内存-->FPGA)的速度可达100MB/s.
3. 64-bit 66MHz PCI DMA Write(FPGA-->内存)的速度可达520MB/s;64-bit 66MHz PCI DMA Read(内存-->FPGA)的速度可达420MB/s.
4. FPGA内部的Master DMA也包含与DMA传输相关的控制状态寄存器和中断寄存器.
5. PCI Express驱动采用WinDriver,采用Legacy PCI中断方式,用户应用软件通过WinDriver的API函数访问PCI Express寄存器文件.
PCI 接口特性如下：
1. 支持32-bit 33MHz PCI接口
2. 支持64-bit 66MHz PCI接口
3. 支持Master DMA Write、Master DMA Read、传统PCI中断、寄存器读写、RAM读写
4. PCI驱动支持Windows、Linux等操作系统，如Windriver
5. 即插即用，支持热插拔
本人已经在Xilinx评估板ML555,以及自制的PCI金手指板卡上调试验证了PCI Master DMA功能.
1. Master DMA Write数据传输功能,数据传输流方向：光纤/RocketIO GTP--> DDR2内存 --> PCI Master DMA Write --> PC内存 --> PC硬盘.
2. Master DMA Read数据传输功能,数据传输流方向：PC硬盘 --> PC内存 --> PCI Master DMA Read --> DDR2内存 --> 光纤/RocketIO GTP接口.
3. 寄存器访问:软件访问FPGA内部与DMA传输相关的寄存器.
4. FPGA发出Legacy PCI中断.
5. 用户应用程序,采用Visual C/C++编写.
本人可以提供FPGA源代码,PCI驱动、用户应用程序源代码以及相关设计、测试文档.同时还可以在Xilinx评估板ML555,以及自制的PCI金手指板卡上演示验证.
如有PCI Express相关方面的技术合作，可联系我。
联系方式：neteasy163z@163.com
使用ADV202/ADV212实现图像压缩
本人在北京工作6年以上,专业从事FPGA外围接口设计,非常熟悉JPEG2000,使用ADV202/ADV212进行图像压缩.
非常熟悉ADV202/ADV212图像处理芯片,基于该芯片实现JPEG2000图像压缩.
1. 采用ADV212 HIPI模式压缩静态图像,DMA通道0输入原始图像数据,DMA通道1输出压缩后数据.
2. 在ADV212 HIPI模式下成功装载固件(Firmware),正确初始化ADV212.
3. 支持灰度图像和彩色图像输入，比如CCD，红外，超光谱，可见近红外，短波红外，长波红外等.
4. 在Irreversible(不可逆)压缩模式下，单个ADV202/ADV212的图像最大输入速率为45MSPS;在Reversible(可逆)压缩模式下，单个ADV202/ADV212的图像最大输入速率为40MSPS.
5. 图像精度可配：8-bit, 10-bit, 12-bit, 14-bit, 16-bit.
6. 采用小波变换算法(Wavelet Kernal), 支持5/3和9/7小波变换,支持有损和无损压缩.
7. 图像压缩比可调.8:1压缩比下,峰值信噪比PSNR大于38dB.
8. 输入图像分辨率或图像尺寸可调.
9. 使用kdu软件进行解压.
如有ADV202/ADV212相关方面的技术合作，可联系我。
联系方式：neteasy163z@163.com |
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发表于 2014-12-5 21:40:48
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