Zarlink--相噪和抖动的关系，以及如何改善相噪（工程观点）

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时钟频率的不断提高使相位噪声和抖动在系统时序上占据日益重要的位置。本文介其概念及其对系统性能的影响，并在电路板级、芯片级和单元模块级分别提供了减小相位噪声和抖动的有效方法。


随着通信系统中的时钟速度迈入GHz级，相位噪声和抖动这两个在模拟设计中十分关键的因素，也开始在数字芯片和电路板的性能中占据日益重要的位置。在高速系统中，时钟或振荡器波形的时序误差会限制一个数字I/O接口的最大速率，不仅如此，它还会增大通信链路的误码率，甚至限制A/D转换器的动态范围。


在此趋势下，高速数字设备的设计师们也开始更多地关注时序因素。本文向数字设计师们介绍了相位噪声和抖动的基本概念，分析了它们对系统性能的影响，并给出了能够将相位抖动和噪声降至最低的常用电路技术。


什么是相位噪声和抖动？


相位噪声和抖动是对同一种现象的两种不同的定量方式。在理想情况下，一个频率固定的完美的脉冲信号(以1 MHz为例)的持续时间应该恰好是1微秒，每500ns有一个跳变沿。


但不幸的是，这种信号并不存在。如图1所示，信号周期的长度总会有一定变化，从而导致下一个沿的到来时间不确定。这种不确定就是相位噪声，或者说抖动。


抖动是一个时域概念


抖动是对信号时域变化的测量结果，它从本质上描述了信号周期距离其理想值偏离了多少。通常，10 MHz以下信号的周期变动并不归入抖动一类，而是归入偏移或者漂移。抖动有两种主要类型：确定性抖动和随机性抖动。确定性抖动是由可识别的干扰信号造成的，这种抖动通常幅度有限，具备特定的（而非随机的）产生原因，而且不能进行统计分析。造成确定性抖动的来源主要有4种：


1.相邻信号走线之间的串扰：当一根导线的自感增大后，会将其相邻信号线周围的感应磁场转化为感应电流，而感应电流会使电压增大或减小，从而造成抖动。


2. 敏感信号通路上的EMI辐射：电源、AC电源线和RF信号源都属于EMI源。与串扰类似，当附近存在EMI辐射时，时序信号通路上感应到的噪声电流会调制时序信号的电压值。


3. 多层基底中电源层的噪声：这种噪声可能改变逻辑门的阈值电压，或者改变阈值电压的参考地电平，从而改变开关门电路所需的电压值。


4. 多个门电路同时转换为同一种逻辑状态：这种情况可能导致电源层和地层上感应到尖峰电流，从而可能使阈值电压发生变化。


随机抖动是指由较难预测的因素导致的时序变化。例如，能够影响半导体晶体材料迁移率的温度因素，就可能造成载子流的随机变化。另外，半导体加工工艺的变化，例如掺杂密度不均，也可能造成抖动。


随机抖动最基本的一个特性就是随机性，因此我们可以用高斯统计分布来描述其特性。例如，对一个只包含随机抖动因素的时钟振荡器的振荡周期进行100次连续测量，测量结果会呈高斯分布（或称正态分布）。在其均值加减1个标准差的范围内包含了所有周期测量数据的68.26%，在其均值+/- 2倍标准差的范围内包含所有测量数据的95.4 %，+/- 3倍标准差范围内包含99.73%的测量数据，+/- 4倍标准差范围内包含99.99366%的测量数据。


从这种正态分布中，我们可以得到两种常见的抖动定义：


1. 峰峰值抖动，即正态曲线上最小测量值到最大测量值之间的差距。在大多数电路中，该值会随测量样本数的增多而变大，理论上可达无穷大。因此，这种测量意义不大。


2. RMS(均方根)抖动，即正态分布一阶标准偏差的值。该值随样本数的增加变化不大，因而这种测量较有意义。但这种测量只在纯高斯分布中才有效，如果分布中存在任何确定性抖动，那么利用整个抖动直方图上的一阶方差来估计抖动出现的可能性就是错误的。


3. 多个随机抖动源可以用RMS方式相加。但要得到总的抖动，需要利用峰峰值，以便将随机抖动与确定性抖动相加。


相位噪声是频率域的概念


相位噪声是对信号时序变化的另一种测量方式，其结果在频率域内显示。图2用一个振荡器信号来解释相位噪声。


如果没有相位噪声，那么振荡器的整个功率都应集中在频率f=fo处。但相位噪声的出现将振荡器的一部分功率扩展到相邻的频率中去，产生了边带(sideband)。从图2中可以看出，在离中心频率一定合理距离的偏移频率处，边带功率滚降到1/fm，fm是该频率偏离中心频率的差值。


相位噪声通常定义为在某一给定偏移频率处的dBc/Hz值，其中，dBc是以dB为单位的该频率处功率与总功率的比值。一个振荡器在某一偏移频率处的相位噪声定义为在该频率处1Hz带宽内的信号功率与信号的总功率比值。


在图2中，相位噪声是用偏移频率fm处1Hz带宽内的矩形的面积与整个功率谱曲线下包含的面积之比表示的，约等于中心频率处曲线的高度与fm处曲线的高度之差。该曲线显示的是一个带噪声相角的振荡器的功率谱，这些噪声相角自身的波动见图3。


图2所示为振荡器的功率谱，而图3所示为噪声相角的谱，也叫相位波动的谱密度。对于距离中心频率足够远的偏移频率，从图2所示功率谱中测得的以dBc/Hz为单位的相位噪声等于图3中所示的该频率处相位波动谱密度的值。


图3中的密度谱是以对数坐标表示的，其中，相位噪声边带以1/fm2或20 dB/十倍频程的速度下降。实际上，在噪声边带中的某些地方，随着相关噪声过程的不同，相位噪声可能会以1/f3、 1/f2甚至 1/f0的速度下降。


下降速度为1/f2的区域被称作“白色频率”变化区，这个区域中的相位变化是由振荡器周期中白色的或非相关的波动引起的。振荡器在该区域中的行为由振荡器电路中元件的热噪声决定。当偏移频率足够低时，元件的闪烁噪声通常也会起作用，导致该区域的谱密度以1/f3的速度下降。


此外，还有一点值得注意，当图3中偏移频率趋于0时，边带噪声会趋于无穷大。这恰好与自由运行振荡器中理应出现的时序抖动行为相符。


如何将相位噪声转换为抖动


如前所述，抖动和相位噪声所描述的是同一现象的特征，因此，如果能从相位噪声的测量结果中导出抖动的值将是有意义的。以下介绍推导方法：每个振荡器都有其相位噪声图，图4给出一个例子。该图中绘出的是从12 kHz到 10 MHz这个频带范围内，某振荡器的相位噪声情况。图中，L(f)以功率谱密度函数的形式给出了边带噪声的分布，单位为dBc。中心频率的功率并不重要，因为抖动只反映了相位噪声(即调制)与“纯”中心频率处的相对功率值。边带的总噪声功率可以由L(f)函数在整个感兴趣频段内(在本例中，即12 KHz到 10 MHz频段内)积分得到。


计算得到的是相位调制噪声在该频段内的功率，而相位调制正是造成抖动的原因。由此，我们还能用如下的定积分推出RMS抖动的值。

下式可求得该噪声功率造成的RMS抖动：


抖动值还可以用其他单位表示，例如单位时间（UI）或时间。将上式除以以弧度为单位的中心频率就可以将抖动单位转换为时间，见下式：




利用图4所绘的噪声功率值，我们可以计算一个312.5MHz振荡器的RMS抖动。将相位噪声曲线在12 kHz到20 MHz范围内积分，得到-63 dBc：


因此可以得到如下式所示的RMS相位抖动值，单位为弧度：


还可以将该抖动值单位转换为皮秒：


而同样的312.5 MHz振荡器的典性总抖动值在5ps RMS左右。

最终，我们计算得到的0.72 ps RMS的抖动值只在最大抖动中占很小的比例。


怎样将电路板上的相位噪声和抖动降至最低


电路板设计师可以通过两种关键技术降低板上的确定性信号抖动：


1．完全以差分形式收发信号：诸如LVDS或PECL等一些以差分方式收发信号的惯例，都能极大降低确定性抖动的影响，而且这种差分通路还能消减信号通路上的所有干扰和串扰。由于这种信号收发系统对共模噪声本来就有高度抑制能力，因此差分形式本来就有消除抖动的趋向。

2．仔细布线：只要可能，就要避免出现寄生信号，因为这种信号可能会通过串扰或干扰对信号通路产生影响。走线应该越短越好，而且不应与承载高速开关数字信号的走线交叉。如果采用了差分信号收发系统，那么两条差分信号线就应尽可能靠近，这样才能更好地利用其固有的共模噪声抑制特性。


怎样将芯片中的相位噪声和抖动降至最低


在芯片级上，可以使用以下设计技术将抖动降至最低：


1．差分信号收发：即使进入芯片的是单端信号，最好也在芯片中将其转换为差分信号，原因同上节所述。


2．仔细布设信号通路：在对敏感时序信号通路进行布线时必须小心，而且走线越短越好，还应避免与任何数字信号线交叉。只要条件允许，最好将这些信号通路均在屏幕上显示出来。例如，一条在第二层金属平面上的信号通路可以夹在第一层和第三层金属平面之间，而第一层和第三层金属平面均连接到一个干净的地上。


3．恰当选择缓冲器大小：如果用缓冲器在模块间分配信号，那么必须注意驱动强度的选择。驱动不足会造成信号上升/下降沿过缓，给噪声以可乘之机。


4．保持基底和地的干净：基底噪声和地噪声是造成确定性抖动的主要原因。在一个有多路同步数字输出的芯片内，地线反弹噪声(ground bounce)可能会达到几百毫伏，甚至1伏。为了降低地线反弹噪声，芯片上应该有尽可能多的电源对，而且这些电源对应尽可能靠近数字输出。


5．使用一个单独的干净地层：在电路设计中，最好将数字电路的电源与敏感的模拟电路(如振荡器或PLL)的电源分开。数字电路，尤其是高驱动输出数字电路的电源很可能会引入噪声，而且这种电源一旦用于时序电路，那么也会成为增大抖动的一个主要原因。因此，对PLL这样的电路甚至可以利用电源滤波来进一步减小电源噪声的影响。


怎样将单元模块中的相位噪声和抖动降至最低


在设计单元模块时可以采用以下技术来减小抖动：1．利用尾电流--时序电路中使用的电流与相位噪声之间有一个直接的关系。例如，增大一对差分对的尾电流必定导致抖动性能得到改善。于是我们就必须在降低抖动和缩减功耗之间寻求一个平衡，在适当之处选择性地增大最敏感电路的电流。2．仔细布局--在对那些可能引起相位噪声的单元进行布局时必须小心，匹配元件(例如连接到一对差分对的输入)应方向相同，而且尽可能对称布局。该方法会使应匹配的元件具有同样的处理斜率(process gradients)，因而有助于改善元件之间的匹配程度。电阻应尽可能宽，以减小Delta W效应。如果可能，应在整个电路中使用同一种类，甚至尺寸和阻值都相同的电阻来帮助跟踪工艺和温度的所有变化。


总而言之，要想尽可能减小抖动，就必须在所有设计层上都小心谨慎。高速数字设计师在设计过程的每一步都应考虑相位噪声和抖动的影响。


作者：Neil Roberts

高级模拟设计师  Zarlink半导体公司