元件的非理想效应

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    理解电感的非理想效应非常非常重要，高速数字电路的很多概念和现象都与电感有着密切的关系。 以下摘录一段原文，便于对电感的理解。
  [5]The leftmost loop, the round one, has a diameter of 10 in. It gives the largest inductance at 730 nH. Moving to the right, the inductance drops in each case until you reach the final loop, the twisted wire, at 190 nH.I mention this simple experiment because I have all too often heard engineers say: “My via has an inductance of 1 nH,” or “My bypass capacitor has an inductance of 500 pH.” Those statements assume that you can ascribe discrete inductances to individual portions of a signal path. not meet Kirchhoff’s precondition; therefore, Kirchhoff’s laws are invalid in the high-speed domain. In high-speed electronics, you must supplement Kirchhoff’s laws with parasitic capacitance, due to electric fields, and parasitic inductance, due to magnetic fields.


3.2 电感的频率相关性[1][3][6]：
前面我们知道了电感的定义，以及电感是一个和环路面积密切相关的量。同时，电感也是一个和频率相关的量。高频时的电感要比低频时的感值小一些。这是因为高频时电流的趋肤效应，导致电流趋向导体表面分布，导体内部的磁力线就少了，因此，内电感减小。而总的电感式内电感和外电感之和，因此，总的电感式减小的。

由图可见，电感的值和频率有关系。另外，电感和电流也有关系。[1]中论述了当电流增大的时候，磁导率u0减小，导致在大电流的情况下，电感减小了。高频时，内电感减小，外电感不变，总电感减小。

3.3 电感的非理想效应

理想情况下电感的频率响应如图所示。


但是，实际中，电感由线圈绕制而成，因此，在相邻的线圈间产生了电容，同时，线圈还有电阻以及引脚的电感和电容。这个电感的模型如下：


其中，Llead与L相比很小，可以略去，引脚电容Clead与Cpar相比也很小，可以略去。它的响应曲线如下图所示。
[url=http://space.ednchina.com/upload/2008/5/19/30379d60-b603-448a-8fdc-f2fc03757df3.jpg][/url]

电感的Pspice模型如下。R1是导线绕接构成电感时引入的电阻，C1是相邻线圈之间的电容。


理想电感的阻抗曲线应该是线性增加的。实际电感在低频时电阻占主要地位，随着频率增加，表现出感性；越过电感和电容发生谐振的频率之后，电路表现出容性。阻抗下降。
请参考电感pspice仿真文档。


   4.电感和电容在EMC中的选择[1]：
从仿真的曲线可以看到，电感利用大的阻抗阻塞噪声电流；如果从网络一端看进去的阻抗与噪声电流下电感的阻抗相比很小，那么，选择电感是很恰当的。如果阻抗很小，则采用并联电容转移噪声电流的方式较为合理。
在大电流的情况下，选择磁导率u0较小的电感或线圈更为合理[1]。[4]有关于磁珠的选型。主要关注3点：（1）通过的电流（2）需要抑制的噪声频率（3）低频和直流情况下磁珠对信号的衰减程度。
 
     至此，介绍完了电阻，电容，电感这三中最常见的无源器件在高速数字电路中都具有怎样的非理想效应。这一章还剩下一个小问题，就是电容、电感的阻抗是怎样影响高速电路的。

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