如何将verilog文件封装成一个可用元件

emo_99 · 发表于 2010-4-9 12:59:24

如题，小弟初学FPGA，用的Quartus 6.0,我自己用verilog编了一个模块，怎么把它自定义成一个元件，在建立的block中像一般的门电路一样调用它，并与其他门电路连接？请各位大侠指教，请尽量详细，如能有相关资料，更是感谢！！！

emo_99 · 发表于 2010-4-9 14:52:46

知道了，原来file里的Update可以直接创建...

RE:如何将verilog文件封装成一个可用元件