DDS自动生成Verilog HDL代码，我写的，大家拍砖

limingnefu · 发表于 2013-8-22 22:02:36

本帖最后由 liming_nefu 于 2013-8-26 23:00 编辑

DDS生成器，生成的Verilog HDL语言，已经在quartusii上进行了验证，暂时么遇到错误。这是我现学VB现写的，大家拍砖吧，哈哈

zcc-369748 · 发表于 2013-8-22 22:48:04

{:soso_e179:} 不错噢楼主

斑斑 · 发表于 2013-8-22 23:04:07

毕业设计？

limingnefu · 发表于 2013-8-26 22:51:01

本人用VB写的小软件，能够根据设置生成不同点的DDS Verilog代码，其中ROM大小可以单独设定，DDS的频率字、幅度字和相位字和输出的位宽均可以任意设定，或者设置为无此端口。已经在Quartus II上进行了验证，没有遇到问题。但是不知道在xilinx和actel上如何，大家可以测试。如果有问题，可以email我，我改进。
不知道这样说算不算详细说明了啊。

limingnefu · 发表于 2013-8-26 22:52:31

CMika 发表于 2013-8-22 22:48
不错噢楼主

谢谢，我还想写一个使用mif文件的DDS生成器，等我有时间的

limingnefu · 发表于 2013-8-26 22:53:08

qindong4058 发表于 2013-8-22 23:04
毕业设计？

不是，我自己娱乐而已。

limingnefu · 发表于 2013-8-27 19:42:48

各位有什么建议提出来，我改进！

zcc-369748 · 发表于 2013-8-28 10:33:26

liming_nefu 发表于 2013-8-26 22:52
谢谢，我还想写一个使用mif文件的DDS生成器，等我有时间的

搞一个系列到时加精铜板多多

zcc-369748 · 发表于 2013-8-28 10:34:09

liming_nefu 发表于 2013-8-26 22:53
不是，我自己娱乐而已。

limingnefu · 发表于 2013-8-29 21:38:11

CMika 发表于 2013-8-28 10:33
搞一个系列到时加精铜板多多

好有吸引力啊，我要发了

噢噢！

DDS自动生成Verilog HDL代码，我写的，大家拍砖

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