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【米尔FZ3深度学习计算卡】核心芯片 xilinx XCZU3EG
米尔FZ3深度学习计算卡核心芯片是XILINX ZYNQ UltraScale+ XCZU3EG： XILINX ZYNQ UltraScale+ 产品属于赛灵思多核心 MPSoC应用处理器，处理器内有两部分，一部分是PS，相当于一颗MPU微处理器，另一部分是 PL，相当于FPGA。 这颗芯片是XILINX ZYNQ UltraScale+ 产品中的高端芯片，顶级芯片，没有比它更高级的了，如下第三列。第四列是RFSoC射频芯片，重在RF应用，和本芯片使用场景不同。 XILINX ZYNQ UltraScale+ MPSoC内不仅集成了大量的各种专用处理单元(PS)，还带有资源最多的FPGA(PL)，如下图中间一列： XILINX ZYNQ UltraScale+ MPSoC又分了三小类，XCZU3EG型号属于 EG 类，如下中间一列： EG 和 EV 对比，仅仅少了一颗视频编码器，但是PL部分可选资源缺范围大了很多。其实视频编码器是可以用PL实现，所以EG系列相对EV应用场景完全一样。稍后看芯片框架就会发现这一点 EG 系列中的不同型号， PS 部分完全一样，只有PL资源多少的区分，XCZU3EG型号的FPGA 资源相对偏少，除了专业应用需要用到大量FPGA资源，其他使用完全没有问题，算是实用型的。
核心是金属顶盖，内部结构如下图： 最下面浅绿色是芯片基板，通过锡球和米尔FZ3深度学习计算卡的焊盘连接； 芯片基板上面的 die 是一颗晶片，就是硅基半导体集成电路，就是IC；通过倒装的方式焊接到芯片的基板上 Die 的锡球周围浅蓝色的是封装材料，一般是胶，固化后很牢固，结构稳定，又可以向下传导热量 Die 上面棕色是导热材料，把die 工作时产生的热量向上导出 最上面黄色的lid heat spreader就是看到的金属顶盖，一般是铜材质的，把中心的热量快速分散开，降低热密度，方便外部散热模块散热。 金属顶盖是通过周边蓝色的胶，粘合在芯片的基板上。 这颗芯片的内部结构，和 intel 台式电脑完全一样，一摸一样。只是带有锡球不同 芯片大小 23x23mm，底部有 28x28 个锡球，共 784 个，锡球中心间距是0.8mm。 Pin编号，从标识点开始记作A1 到对角位置 AH28，共 784个编号 784个pin脚，其中PS占用 214 个，HD IO 96个，HP IO 156个，PS-GTR 四对共 8个，稍后细说 784个pin脚按照bank 划分，bank 24，25，26，44 是DH io，bank 64 6566 是HP IO，bank 500 – 505 是 PS io，其中的bank 505 是PS 的 GRT io 784个pin脚中的电源，地，专用pin脚和多功能pin脚 这颗芯片比较大，pin 比较多，熟悉了pin 再看原理图和资料会清晰很多看了几遍笔者自己把所有784个pin分类汇总整理成以下5类来熟悉，稍后详细说每一类，对应到每个pin编号和名字上： 1， PL 端IO，共255个，如表格1-7行 2， PS端IO，共256个，如表格8-13行 3， PUDC_B是个配置引脚，1个，如表格14行 4， 电源和地引脚，244个，如表格15行 5， NC空引脚28个，如表格16行 以上一共784个引脚，逐行去看： bank24，25，26，44，共4个bank，各有24 个IO，一共96个IO，全部是 HD IO，低速接口，用户都可以使用。Pin脚编号，和名字如下，一一对应 bank64，65，66，共3个bank，每个bank有53个IO，53个IO中有差分IO 48个，单端IO 4个，参考电压IO 1个。三个bank一共159个IO，去掉3个参考电压IO，用户可用IO 156个，差分144个，单端12个，全部是高性能IO。Bank65中有4个多功能引脚是复用的 Bank65中有4个多功能引脚是复用的，如下箭头标识： 其中H8，H9 可复用为PCIe reset pin，H9，K9 可复用为IIC接口，R8 可复用为 PMbus 的alert 中断pin Bank500，501，502，共3个bank，每个bank有26个IO，属于PS端复用IO，一共78个。 Bank503 是PS端的配置引脚，如下，一共18个 Bank504 是PS端DDR内存引脚，一共136个 Bank505 是PS-GTR 引脚，一共24个， 信号引脚16个，时钟信号8个 PUDC_B 引脚一个，是用来配置上电设置的，专用引脚
电源+地一共244个，其中专用引脚7个，也放在这里面。 整颗芯片分成就PS 和PL 两部分，PS 和MPU微处理器单元一样，该有的都有，比如四核arm a53 核心，双核arm mali-400 GPU，双核arm R5实时处理器，系统安全管理等单元，和一些外设接口，比如高速接口DP1.2a，usb3.0，sata3.1 ，PCIe，PS-GTR，通用类接口千兆网口，usb2.0接口，can接口，uart，spi接口，QSPI，nand，SD/eMMC。
板子上有MIPI接口，BT1120 接口，而PS部分并没有这个接口，那这两个接口都是通过PS部分实现的。
芯片的PL 部分是一颗FPGA单元可以在上面实现自己的逻辑单元
再回头看芯片相关资料不容易搞错，比如IO汇总图片，这颗芯片PS端总可用214个IO，用户IO中的HD 96，HP 156，差分IO中的HD 96，HP 144，其实都是同样的96个HD io 和 144个IO，HP 相差了12个IO，是HP 的12单端IO，用户可用，又不属于差分IO。 此图表说的IO是214 + 96+156 个，并不是 214 + 96+156+96+144个。 HD IO 是用在低速接口上，支持3.3V ，HP IO 用在对性能有高速要求的接口上，最大只支持1.8V，两种接口特性差别还是挺大的，支持电压也有不同 稍后看开发板系统框架，所有IO都能找到归属，对应到开发板硬件中去
总结：
米尔FZ3深度学习计算卡，有 XILINX ZYNQ UltraScale+ MPSoC 顶级芯片加持，PS 端拥有最丰富的功能和顶级性能，同时PL端又非常实用，如果一定找个词来形容他，那就是 - 平民法拉利.
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发表于 2020-11-16 15:08:35
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