带你了解Layout中的抗干扰设计原则

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一、地线布置：
1、数字地与模拟地分开。
2、接地线应尽量加粗，致少能通过3倍于印制板上的允许电流，一般应达2~3mm。
3、接地线应尽量构成死循环回路，这样可以减少地线电位差。

二、电源线布置：
1、根据电流大小，尽量调宽导线布线。
2、电源线、地线的走向应与资料的传递方向一致。
3、在印制板的电源输入端应接上10~100μF的去耦电容。

三、去耦电容配置：

1、去耦电容的引线不能太长，尤其是高频旁路电容不能带引线。

2、印制板电源输入端跨接10~100μF的电解电容，若能大于100μF则更好。
3、每个集成芯片的Vcc和GND之间跨接一个0.01~0.1μF的陶瓷电容。如空间不允许，可为每4~10个芯片配置一个1~10μF的钽电容。
4、对抗噪能力弱，关断电流变化大的器件，以及ROM、RAM，应在Vcc和GND间接去耦电容。
5、在单片机复位端“RESET”上配以0.01μF的去耦电容。

四、器件配置：
1、时钟发生器、晶振和CPU的时钟输入端应尽量靠近且远离其它低频器件。
2、小电流电路和大电流电路尽量远离逻辑电路。
3、印制板在机箱中的位置和方向，应保证发热量大的器件处在上方。

五、功率线、交流线和信号线分开走线
功率线、交流线尽量布置在和信号线不同的板上，否则应和信号线分开走线。

六、其它原则：
1、布线时各条地址线尽量一样长短，且尽量短。

2、总线加10K左右的上拉电阻，有利于抗干扰。

3、PCB板两面的线尽量垂直布置，防相互干扰。
4、去耦电容的大小一般取C=1/F，F为数据传送频率。
5、不用的管脚通过上拉电阻（10K左右）接Vcc，或与使用的管脚并接。
6、发热的元器件（如大功率电阻等）应避开易受温度影响的器件（如电解电容等）。
7、采用全译码比线译码具有较强的抗干扰性。

为扼制大功率器件对微控制器部分数字元元电路的干扰及数字电路对模拟电路的干扰，数字地、模拟地在接向公共接地点时，要用高频扼流环。这是一种圆柱形铁氧体磁性材料，轴向上有几个孔，用较粗的铜线从孔中穿过，绕上一两圈,这种器件对低频信号可以看成阻抗为零,对高频信号干扰可以看成一个电感..(由于电感的直流电阻较大,不能用电感作为高频扼流圈)。

当印刷电路板以外的信号线相连时，通常采用屏蔽电缆。对于高频信号和数字信号，屏蔽电缆的两端都接地，低频模拟信号用的屏蔽电缆，一端接地为好。   

对噪声和干扰非常敏感的电路或高频噪声特别严重的电路，应该用金属罩屏蔽起来。铁磁屏蔽对500KHz的高频噪声效果并不明显，薄铜皮屏蔽效果要好些。使用镙丝钉固定屏蔽罩时，要注意不同材料接触时引起的电位差造成的腐蚀。
　　

七、用好去耦电容

集成电路电源和地之间的去耦电容有两个作用：一方面是本集成电路的蓄能电容，另一方面旁路掉该器件的高频噪声。数字电路中典型的去耦电容值是0.1μF。这个电容的分布电感的典型值是5μH。0.1μF的去耦电容有5μH的分布电感，它的并行共振频率大约在7MHz左右，也就是说，对于10MHz以下的噪声有较好的去耦效果，对40MHz以上的噪声几乎不起作用。

1μF、10μF的电容，并行共振频率在20MHz以上，去除高频噪声的效果要好一些。

每10片左右集成电路要加一片充放电电容，或1个蓄能电容，可选10μF左右。最好不用电解电容，电解电容是两层薄膜卷起来的，这种卷起来的结构在高频时表现为电感。要使用钽电容或聚碳酸酯电容。

去耦电容的选用并不严格，可按C=1/F，即10MHz取0.1μF,100MHz取0.01μF。

在焊接时去耦电容的引脚要尽量短，长的引脚会使去耦电容本身发生自共振。例如1000pF的瓷片电容引脚长度为6.3mm时自共振的频率约35MHz，引脚长12.6mm时为32MHz。

八、降低噪声和电磁干扰的经验
印刷电路板的抗干扰设计原则：
1.　可用串个电阻的办法，降低控制电路上下沿跳变速率。
2.　尽量让时钟信号电路周围的电势趋近于0，用地线将时钟区圈起来，时钟线要尽量短。

3.　时钟线垂直于I/O线比平行于I/O线干扰小。

4.　I/O驱动电路尽量靠近印制板边。
5.　闲置不用的门电路输出端不要悬空，闲置不用的运放正输入端要接地，负输入端接输出端。
6.　尽量用45°折线而不用90°折线, 布线以减小高频信号对外的发射与耦合。
7.　元件的引脚要尽量短。
8.　石英晶振下面和对噪声特别敏感的元件下面不要走线。
9.　弱信号电路、低频电路周围地线不要形成电流环路。

10. 需要时，线路中加铁氧体高频扼流圈，分离信号、噪声、电源、地。

印制板上的一个过孔大约引起0.6pF的电容；一个集成电路本身的封装材料引起2pF~10pF的分布电容；一个线路板上的接插件，有520μH的分布电感；一个双列直插的24引脚集成电路插座，引入4μH~18μH的分布电感。