晶体管密度有望提至7nm的两倍？

toyzzhan

简介而在 IEDM 会议上，台积电报告中指出 5nm 节点技术将会实现 7nm 节点 1.84 倍的晶体管密度。而在 5nm 节点，台积电将采用极紫外工艺，波长为 13.5nm，这也是台积电首次应用该技术。另一个佐证则是，在 IEDM 的报告中，台积电宣布此次应用于光刻工艺的掩膜将为 81 块左右，较前次节点的少。回顾台积电工艺更新的过程，其中采用的掩膜数量呈现上升的趋势：从 14/16nm 的 60 块到 10nm 的 78 块，再到 7nm 的 87 块。

在过去的二十年中，台积电（TSMC）一直沿着 “摩尔定律” 的方向稳健地进行着自己的突破：5 年前，台积电首次应用 “FinFet” 技术制造半导体器件，带领我们走进 16nm 节点；两年之后，台积电突破 10nm，在 2017 年初实现了量产，并成功应用于苹果的 A11 处理器，这给台积电带来了巨大的收益；一年之后，突破 7nm 量产，跻身当今最为先进的半导体制程技术行列。

就在去年 3 月份，台积电开启了对于 “5nm” 节点的冲击，进入到最后试产阶段的风险生产（risk production），并计划在今年第二季度四月至五月完成研发，但受到 “COVID-19” 疫情的影响，完成的时间也许会往后顺延一段时间。

（来源：WikiChip Analysis）

虽然台积电并没有将 5nm 节点全部技术公开，当然也不可能全部公开，但是台积电近期在各大会议期刊上发布了诸多论文，其中包括“Arm Techcon 2019”、第 65 届 IEEE IEDM 会议、以及 ISSCC 2020 等，本文的讨论仅仅基于这些已经公开的文献来做解读 。

根据推测，5nm 技术将能在芯片中实现 171.3MTr/ mm² 的晶体管密度，相比之前 7nm 的 91.20 MTr/ mm²，是差不多两倍的关系。而在 IEDM 会议上，台积电报告中指出 5nm 节点技术将会实现 7nm 节点 1.84 倍的晶体管密度。

（来源：WikiChip）

从大方向上来说，5nm 节点技术的目标是高密度高性能 “FinFet” 半导体制程工艺，并将广泛应用于手机 SoC 芯片以及高性能计算机群（High Performance Computing）的应用，正好契合如今火热的 5G、人工智能等技术的发展。

高通美国副总裁 Geoffrey Yeap 博士在第 65 届 IEEE IEDM 会议上也指出，一个典型的手机 SoC 芯片上承载的晶体管 60% 来自逻辑电路，30% 来自 SRAM 存储模块，剩下 10% 来自模拟接口，5nm 技术将能够减小 35%-40% 的芯片大小。

从器件功率和性能角度来看，5nm 技术下的半导体器件在同等功率下将比之前提高 15% 的速度，或者说可以在 70% 的功率下达到相同的速度。另外，对于 7nm 中采用的超低阈值电压（ultra-low-VT）技术，5nm 将采用极低阈值电压技术（extreme-LVT），能有效减少器件的待机功率，从而减小器件的能耗，也使得 5nm 器件能够实现 15%~25% 的速度提升。

图丨 5、7nm速度对比的应用（来源：WikiChip）

由于晶体管的尺寸变小了，所以用于光刻工艺的光刻光源技术就要升级，根据所使用的光源的改进，光刻机经历了 5 代产品的发展，每次光源的改进都显著提升了光刻机所能实现的最小工艺节点。

最初的两代光刻机采用汞灯产生的 436nm“g-line”和 365nm“i-line”作为光刻光源，可以满足 0.8-0.35 微米制程芯片的生产。然后出现了 248nm 的 KrF（氟化氪）准分子激光作为光源，将最小工艺节点提升至 350-180nm 水平。

台积电在 7nm 和 7+nm 工艺采用的是深紫外（DUV）工艺，波长为 193nm，使用的是第四代光刻机，是目前使用最广的光刻机，也是最具有代表性的一代光刻机。而在 5nm 节点，台积电将采用极紫外（EUV）工艺，波长为 13.5nm，这也是台积电首次应用该技术。虽然台积电曾在 7+nm 工艺中尝试采用 EUV 工艺，但是 EUV 工艺与之前节点采用的半导体技术都不兼容，使得 7+nm 成为一个“孤儿”。但是，5nm 工艺作为 7nm 工艺的迁移，有更充分的准备能够应用 EUV 技术。

另一个佐证则是，在 IEDM 的报告中，台积电宣布此次应用于光刻工艺的掩膜将为 81 块左右，较前次节点的少。其中掩膜则是光刻技术中的重要工具，其作用类似于“滤镜”，合适应用掩膜能够在晶圆片上制造出各种各样的图案，这也是制造芯片的重要步骤。

回顾台积电工艺更新的过程，其中采用的掩膜数量呈现上升的趋势：从 14/16nm 的 60 块到 10nm 的 78 块，再到 7nm 的 87 块。这是十分合理的，如果要在同样大小的芯片上制造出更多的晶体管，相当于要在同样大小的木板上刻出更加复杂的花纹，就要多加一些掩膜来进行雕琢。但是，如果将光源换掉，也就是找了一把更细的刀子，雕刻复杂的花纹就要更加简单了。

图丨各技术节点光刻掩膜数量（来源：WikiChip）

为了提高驱动电流，台积电在 5nm 工艺中加入了高迁移率通道技术（High-Mobility Channel）。

虽然台积电竭尽全力地在各种报告中回避对于此项技术细节的介绍，但是该技术应当在 5nm 工艺的菜单中。这是一种通过提高载流子迁移率来提高正向电流的半导体技术，例如我们就相信台积电就会采用 SiGe 通道来增大 pMOS 器件的电流，并将带来 18% 的性能提升。

（来源：WikiChip）

就前几个工艺节点来看，台积电的执行力还是有目共睹的。

从 16nm 工艺开始，开发周期一个比一个短，其中 7nm 工艺的开发是最快的。如果不是中途 ASML 的光刻机没有按时交付以及本次受到 “COVID-19” 疫情的影响，5nm 工艺的开发进程也一度被认为会超越 7nm。一旦完成，5nm 工艺将给我们带来集成度更高的芯片，台积电也能超越三星和 Intel 成为首先量产 5nm 的半导体制程公司。

原文来自：DeepTech深科技