大咖问答04期：资深大咖聊IC设计原则与实际应用技巧

xiaocaihong

集成电路（IC）设计是整个IC 产业链的龙头，它不仅引领着IC 技术和产品的发展，同时直接推动着整机产品的升级换代。IC 产品的设计与开发，是掌握市场的关键，是沟通整机厂产品创新需求和IC 制造业生产的双向桥梁。

有幸邀请到本期大咖嘉宾IC研习生@cmpbook2020，参与电路城论坛第四期大咖问答(3月 30日 ~ 4月 12日)。

往期《大咖问答》栏目内容：

大咖问答01期：模电大神教你玩转模拟电路设计
大咖问答02期：对话大神，剖析物联网技术开发常见问题  
大咖问答03期：从0到1，大咖解答智能飞控产品设计思路

作者简介：

IC研习生，资深芯片设计工程师，毕业于西安电子科技大学，一直在我国IC知名企业任职，从事集成电路工艺制程整合与器件、闩锁效应、ESD等相关工作十余年。

本期话题：

芯片制造相关的宏观或具体问题。

本期话题涉及的内容：

1、集成电路入门以及设计要重点关注哪些问题？

2、微电子电路设计相关经验技巧或话题；

3、芯片制造产业与行业相关分析；

4、芯片制造工艺与技术相关探讨。

或者有其他相关芯片制造方面的问题，也欢迎大家积极提问，大咖嘉宾会尽快给予回答。

本期大咖问答由电子出版社赞助3-5本图书，将在问答结束后挑选3-5名参与人免费赠送《集成电路制造工艺与工程应用》或《CMOS集成电路闩锁效应》其中一本：

下面欢迎大家就芯片制造方面的问题向 @cmpbook2020，请直接在本主题贴底下回帖提问。

著作：

《集成电路制造工艺与工程应用》：

以实际应用为出发点，对集成电路制造的主流工艺技术进行了逐一介绍，例如应变硅技术、HKMG技术、SOI技术和FinFET技术，然后从工艺整合的角度，通过图文对照的形式对典型工艺进行介绍，例如隔离技术的发展、硬掩膜版工艺技术、LDD工艺技术、Salicide工艺技术、ESD IMP工艺技术、AL和Cu金属互连。然后把这些工艺技术应用于实际工艺流程中，通过实例让读者能快速的掌握具体工艺技术的实际应用。

《CMOS集成电路闩锁效应》：

通过具体案例和大量彩色图片，对CMOS集成电路设计与制造中存在的闩锁效应（Latch-up）问题进行了详细介绍与分析。在介绍了CMOS集成电路寄生效应的基础上，先后对闩锁效应的原理、触发方式、测试方法、定性分析、改善措施和设计规则进行了详细讲解，随后给出了工程实例分析和寄生器件的ESD应用，为读者提供了一套理论与工程实践相结合的闩锁效应测试和改善方法。

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wuwei_3009084 发表于 2020-3-31 11:33
最近设计时候，想了解旧板上的一个IC，无奈找不到相关信息，又哪位大神识得此IC，请不吝赐教！小弟谢谢啦！ ...

这种板级上的IC的丝印都是PCB板厂家重新喷上去的，都是内部的标识，几乎不可能找到对应的信息，厂家这样做是为了保护自己的产品。建议找到这款PCB的厂家，然后根据厂家代理的IC，看看能不能找到相关的IC信息吧！

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yangjiaxu 发表于 2020-3-31 14:12
现在的IC设计是不是很方便了呀，在工作中遇到很多都是定制的芯片，我想咨询的问题是：定制芯片需要提供什么 ...

提供设计规格书：描述电路的功能（电流放大能力、信噪比、带宽等），最大可容许的延时，功耗等，设计工程师会根据设计规格书整芯片的系统级电路、然后工程师会根据电路图设计版图、Tapeout GDS、FAB制造mask、流片，最后封装回片测试，整个过程历时半年左右，全定制的IC风险高，第一版很容易出现beg。

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在你坠落之际 发表于 2020-3-31 15:14
请各位大神给鉴定一个68脚的带DAC功能的芯片，谢谢
大神认识图中这个68脚的芯片，芯片上的丝印是制造商把原 ...

建议从生产这款PCB的厂家入手，找到这个PCB板的功能，然后根据功能区判断这款DAC的功能，再去市面上搜索提供该功能的芯片厂家，看看能不能找到相关的IC信息。

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没有芥末的生鱼片 发表于 2020-3-31 15:22
设计芯片使用什么仿真软件，设计普通运放芯片，仿和设计软件，推荐几个软件 ...

Cadence的virtuoso提供电路设计、自动布局布线、版图设计和验证，synopsys的Hspice和pspice仿真，提供针对集成电路性能的电路仿真、分析和优化。

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haothree 发表于 2020-4-1 13:03
集成电路的好坏怎么判断？

可以参考集成电路的可靠性报告（寿命、ESD测试、闩锁效应测试、高低温测试）判断集成电路的好坏。

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Huturen-309694 发表于 2020-4-1 15:42
请问集成电路板上的线是什么?

利用亚微米制程制造的集成电路的是铝线，利用深亚微米或者纳米级制程制造的集成电路的是铜线，你可以买温德通先生编写的《集成电路制造工艺与工程应用》这本书去了解集成电路的制程工艺。

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gjhk001 发表于 2020-4-1 17:57
分立器件和集成电路在电子未来的发展上是相对的吗？在下无知学生party

通常分立器件是为了实现开关功能的器件，分立器件制造工艺简单、单价便宜。集成电路是为了实现复杂的功能，具有数字信号的处理能力，能实现复杂的运算，单价很贵，产品更新迭代频繁。

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baobeix 发表于 2020-4-2 10:15
想实现数字脉冲电平从0到5v转换成0到3.6v，工作频率5M，单位的老师傅告诉我有这种集成电路，求助哪些牌号的 ...

应该没有能实现从0V开始升压的集成电路，具有升压功能的集成电路的原理是将升压模块集成到集成电路里面，通常采用charge pump技术，可以实现1x，1.5x，2x等的升压，也就是要有一个初始电压不为0V的电源。

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定律2014 发表于 2020-4-1 11:21
求教大虾，附图所示的SOP20封装集成电路是啥？最好有详细的相关技术资料。
...

这种板级上的IC的丝印都是PCB板厂家重新喷上去的，都是内部的标识，几乎不可能找到对应的信息，厂家这样做是为了保护自己的产品。建议从生产这款PCB的厂家入手，找到这个PCB板的功能，然后根据功能区判断这款芯片的功能，再去市面上搜索提供该功能的芯片厂家，看看能不能找到相关的IC信息。

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fighter1 发表于 2020-4-2 14:21
top227y单片开关电源集成电路在proteus中用什么替代

你可以查找top227y的代理商，看看他们是否可以提供替代芯片。

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奋斗哥 发表于 2020-4-2 15:24
请教，关于MIP705半导体集成电路的应用，

你可以在51电子网或者百度文库上找到芯片的datasheet和应用要求，也可以厂家索要datasheet和应用要求。

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TONY-NING 发表于 2020-4-3 11:14
我需要做一个集成电路，输入两个信号(需要知道购买的探测器探测报警电压)ab，如果只触发b(6v~9v)则代表输入 ...

你可以用FPGA实现，FPGA用硬件描述语言（Verilog或VHDL）完成电路设计，快速烧录到 FPGA上进行测试，是现代 IC设计验证的技术主流。采用FPGA设计ASIC电路(专用集成电路)，用户不需要投片生产，就能得到合用的芯片。

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yinwuqing 发表于 2020-4-7 16:13
中国集成电路IC设计产业发展面临着资本、人才、技术和知识产权保护等方面的不足，现在制造10纳米以下的芯片 ...

IC封装是不变的，依然是原来的封装材料和尺寸，IC是不能维修的，如果坏了，只能把IC换掉。先进工艺制程与非先进工艺制程制造的IC一样，也是耐高温的，不存在差异。

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yinwuqing 发表于 2020-4-7 15:54
请问在电源适配器的电路中，设计了保险管但电路中的三极管与稳压IC仍然烧毁了，是保险丝的规格不对吗？但上 ...

答：插件式的IC与贴片式的IC在耐压性能上，应该是一样的。除了加保护二极管外，还可以TVS管做保护。

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定律2014 发表于 2020-4-7 14:49
数字集成电路设计流程是怎样？我现在先用FPGA实现功能和时序，再转到ASIC，请问这两者具体流程有哪些差异以 ...

对于数字集成电路设计，一般分为数字前端与数字后端两部分。
前端设计总流程
1.算法或硬件架构设计与分析
目的：完成芯片中数字部分的高层次算法或架构的分析与建模，为硬件提供一个正确的软件功能模型，更为重要的是，通过大量的高层次仿真和调试，为RTL实现提供总体性的设计指导。数字部分越复杂，这一点越重要。
2. RTL实现
目的：依据第一步的结果，完成由高层次描述到Verilog HDL实现的过程。
3.Coding Style Check
目的：排除RTL代码中Clock Domain Cross、Lint等问题。 工具：Syglass、LEDA、0inCDC 目前大部分芯片中的数字部分基本上都采用局部同步和全局异步的设计策略，因此，在设计中需要小心注意跨时钟域的数据同步问题。
4.功能验证
目的：在无延迟的理想情况在，通过大量的仿真，发现电路设计过程中的人为或者非人为引起的bug。主要指标是功能覆盖率。
5.逻辑综合
目的：将RTL代码映射为与工艺库相关的网表。
6.静态时序分析
目的：相对动态仿真的类穷举式验证方法而言，从静态分析的角度，保证设计中所有的路径，满足内部时序单元对建立时间和保持时间的要求。即无论起点是什么，信号都可以被及时地传递到该路径的终点，并且在电路正常工作所必需的时间段内保持恒定。
7.一致性验证
目的：RTL代码和逻辑综合后的网表都可以抽象为两幅由节点和边构成的图，一致性验证阶段采用了类似于直接比较两幅图是否一致的方法，来确定逻辑综合生成的网表是否正确。
8.时序仿真
同功能仿真，只是将RTL代码替换为网表，然后需要加载SDF文件和工艺库模型。该步骤的目的在于，在延迟等近似实际工作的条件下，观察功能是否还能保持正确。
数字后端流程
数字后端设计又称物理设计，将网标格式的文本转化成一个个有物理大小和位置的单元、连线。并且在实现过程中要满足面积、功耗、性能等要求。
业界主流的后端工具来自synopsys、cadence两家公司，虽然两家公司工具不同但是基本流程相似。数字后端流程如下图。
1 Date prepare
在后端设计之前我们需要以下文件。
•        Technology file
•        RC file
•        SDC
•        Netlist
•        Timing Library
•        Physical Library
•        Low power flow
2 Floor Plan
将Design导入后端工具后，检查输入文件是否缺少或者有错误。确保Design 正常initial后就可以进行调整Floor Plan。Floor Plan主要目的是要确定design的形状大小，出Pin的位置已经所有macro的摆放。
•        die_area/core_area
•        摆放Macro和PAD
•        P/G
•        Add tab，endcap，tcd cell
•        Trail place
3 Placement
目的是将所有std cell放入core area中，并且满足congestion和timing的要求。 最简单的说可以分为两步： global 和 detail place。global不考虑cell放的位置是否legal；detail place的时候会将cell放到附近legal的位置。在place过程中为了得到更好timing结果会对关键路径进行逻辑重组，删除buffer trees。 随着工具的不断发展，目前place的引擎已经十分强大。例如C家的giga place，它采用新的算法slack-driven，通过计算真正timing而不是预估的timing来进行place， 在place的同时进行优化。
4 Prects 在Place之后CTS之前，我们会对进行一次setup timing优化。只优化setup，原因是clock tree还没做，所有clock都是ideal的。
5 CTS
芯片中的时钟网络要驱动电路中所有的时序单元，所以时钟源端门单元带载很多，其负载延时很大并且不平衡，需要插入缓冲器减小负载和平衡延时。时钟网络及其上的缓冲器构成了时钟树。
(1) 传统的时钟树
(2) Useful skew
6 Postcts
CTS完成后，需要进一步的优化，主要解决一下几个问题。
•        修复剩余的DRV(design rule violation)
•        将ideal clock改成 propagate clock
•        优化setup timing
•        优化hold timing（由于此时clock tree已经生成）
7 Routing
CTS之后整个芯片的大体结构已定。要将信号线通过金属连接起来。绕线过程主要完成一下几个目标
•        绕线过程中会考虑DRC和LVS，绕完后不会有DRC/LVS violations
•        绕线过程中不会导致timing变差，也不会引入新的SI问题。
•        考虑DFM，例如multi-cut via，线宽和线间距。
8 PostRouting
routing之后timing会跟preRoute的结果有区别，主要由于以下两个原因。
•        由于congestion导致具体的绕线有detour。
•        寄生电容
所以我们还要优化一下setup/hold timing。
最后需要打开SI 模式后再优化一次setup/hold timing。
由上可知在PNR过程中会有多次的timing优化。但是要注意每次timing优化可达到的程度是逐渐递减的，越到最后阶段可优化的范围越小。
9 ECO 进入这一阶段后，当前的数据就不能再回去用PNR工具来进行优。只能通过脚本进行局部改动。一般分为两大类。 Function ECO：局部的改动逻辑功能，例如将cell的连接关系改掉，或者增加删除inverter等。 Timing ECO：PT/Tempus优化分析后吐出的timing优化脚本。
10 FINISH ADD FILLER/DCAP CELL：Filler cell填充core内空缺的地方，为了确保所有的Nwell的连接在一起的，也为了防止DRC。 Dcap cell是去耦电容，防止IPdrop。但是由于Dcap本身有leakage，所以加的时候稍微注意一下不能大面积的加。 Generate OD/Metal FILLER：为了满足 OD metal density的要求，会在空白处插入一下od filler和metal filler。由foundry提供脚本。 Sealring：为了保护芯片在切割时避免误切，会在芯片周围加入一圈Sealring，有时也可以连接芯片中数字Ground。 Merge GDS：将PNR gds和IP,Memory，OD/Metal filler,Sealring集成到一起。至此芯片已完成。

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shanghairen 发表于 2020-4-7 13:17
集成电路的工作原理是什么？本人非专业人士，只是数码爱好者一只。很好奇，但一直不了解CPU（或者GPU）如何 ...

简单来说，集成电路是由无数的器件（也可以称为元器件，例如电容、电阻、门器件）组成，门器件就是晶体管，它相当于一个门口，通过信号1和0来控制它打开或者关闭，打开之后就可以把信号1和0传递到其它门器件，这样一级一级的把信号1和0传递下去，可以把这个传递的过程称为处理数据，这就是集成电路的工作原理。

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qwerasdf123 发表于 2020-4-7 11:30
本人社科类本科大三即将毕业，如何报考硕士集成电路相关专业呢？如果可以博士我也将报读。请问要从哪里学起 ...

答：你可以咨询你要报考硕士的学院，问他们专业考试的内容范围和参考书籍，以及咨询要报考的导师的意见，然后安排时间学习相关书籍和内容。集成电路专业硕士的考试，通常涉及“集成电路制造工艺”、“半导体物理学”、“半导体物理与器件”、“数字电路设计”和“模拟电路设计”等内容。集成电路专业的方向有“工艺”、“器件”和“设计”等，需要根据你选择的方向去学习相关内容。

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TONY-NING 发表于 2020-4-3 11:14
我需要做一个集成电路，输入两个信号(需要知道购买的探测器探测报警电压)ab，如果只触发b(6v~9v)则代表输入 ...

你可以选用触发器和计数器设计这个电路，ab是输入信号，计数器用来计算时间。

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yinwuqing 发表于 2020-4-9 10:52
您好！现在电子电路设计领域使用的SiC与GaN元器件，采用目前的集成电路制造工艺加工，两者会存在哪方面的差 ...

SiC的栅氧工艺需要特殊设备，SIC的离子注入需要高温下完成，也是特殊设备。GAN目前基于无金工艺平台，基本可以与IC制程匹配。但是还是有一些细节工艺有差异，传统的带金工艺还是需要专线来完成，GAN以前都是用黄金做的，现在应该专线做这个的还是不少用黄金的。

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yinwuqing 发表于 2020-4-9 10:59
您好！很多MCU开发人员认为集成的IC内部温度传感器，内部时钟都不太精准，宁愿花钱去设计外部电路去弥补这 ...

这个要看对时钟精度要求有多高 如果精度很高肯定要用外部crystal，比如ppm级别的；内部oscillator可以用校准 做到2/100，跟电阻电容精度相关。

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yinwuqing 发表于 2020-4-8 10:03
集成电路IC设计中，如果RTL代码编写遗漏了客户的需求，可以在仿真之后，总体布局完成后增加代码实现吗？还 ...

这个就看这个设计需求，需要改动多少代码了，如果改动少的话，倒是可以。
如果大规模改动，基本上都是需要重新做 。

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yinwuqing 发表于 2020-4-8 10:36
核心集成电路设计按照功能可分为多种，有MPU,FPGA,DSP,NPU,DRAM,Nand Flash,Nor Flash,整体上有模拟与数字 ...

主要区别只是在电路设计上的差异，制造工艺是一样的，这个问题，本帖置顶的《集成电路制造工艺与工程应用》很适合你，有助于去了解晶圆的工艺制程

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电子月 发表于 2020-4-8 11:03
集成电路(IC)的静电放电(ESD)强固性可藉多种测试来区分。最普遍的测试类型是人体模型(HBM)和充电器件模型(C ...

小尺寸集成电路是指特征尺寸在纳米级（90nm）以下的集成电路，大尺寸集成电路是指特征尺寸在深亚微米（90nm）以下的集成电路，关于工艺制程你可以参考本帖置顶的那本《集成电路制造工艺与工程应用》。小尺寸集成电路内部器件的栅氧化层厚底小，它的击穿电压低，很容易被ESD CDM击穿，从而造成集成电路失效。

wuwei_3009084

最近设计时候，想了解旧板上的一个IC，无奈找不到相关信息，又哪位大神识得此IC，请不吝赐教！小弟谢谢啦！

yangjiaxu

现在的IC设计是不是很方便了呀，在工作中遇到很多都是定制的芯片，我想咨询的问题是：定制芯片需要提供什么材料？一般工期是多少？会有什么风险么？

在你坠落之际

请各位大神给鉴定一个68脚的带DAC功能的芯片，谢谢
大神认识图中这个68脚的芯片，芯片上的丝印是制造商把原丝印抹去后重新喷上去的，该芯片特点如下：
1.有DAC功能
2.有IIC接口
3.68脚

没有芥末的生鱼片

设计芯片使用什么仿真软件，设计普通运放芯片，仿和设计软件，推荐几个软件

电子月

　集成电路(IC)的静电放电(ESD)强固性可藉多种测试来区分。最普遍的测试类型是

定律2014

求教大虾，附图所示的SOP20封装集成电路是啥？最好有详细的相关技术资料。

haothree

集成电路的好坏怎么判断？

Huturen-309694

请问集成电路板上的线是什么?

gjhk001

分立器件和集成电路在电子未来的发展上是相对的吗？在下无知学生party