#每日一练12.27#如何设计扰码串行器？

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本期内容来源于：

简介：

熟练Verilog HDL语言，熟悉基础的硬件描述语言及设计思路，了解C语言；熟练Xilinx 的ISE,Vivado工具。 Modism仿真工具；熟练使用Xilinx的basys2,basys3开发板，了解zynq开发板。熟练使用Visio,notepad++等 辅助软件工具；了解Cadence工具等等。

扰码的目的是抑制线路码中的长连“0” 和长连“1” ，便于从线路信号中提取时钟信号。由于线路信号仅通过扰码，所以SDH的线路信号速率与SDH电口标准信号速率相一致，这样就不会增加发端激光器的光功率代价。

那么，如何根据扰码生成多项式：  X7 + X6 + 1设计串行扰码器？请大家一起来分析....

答案：

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如何设计扰码串行器？

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