MYD-C7Z010/20测评（三）全网首发Ubuntu16.04下vivado vitis开发流程

lebment

  沉默了两个星期，终于完成了我的阶段性目标。本次经验分享目前来看，应该是全网首个使用Vitis开发的帖子，内容主要有1.vivado平台搭建 2.vitis 创建platform project 3.创建Hello world appliction project 4.通过Xilinx USB cable 烧录Boot bin，并在Xshell下查看打印信息。  简单总结一下，零基础开发ZYNQ FPGA Soc，Xilinx提供的软件的确简化了开发步骤，Vitis功不可没。
   先不说米尔的资料有多老了，毕竟Xilinx大厂，技术更新实在是太快了，最近发布了Vitis AI、也就是现阶段评测移植AI的可能用到的工具。
  以下步骤，需要的工具有VIvado 2019.2， Vitis 2019.2， Xilinx仿真器（下载器随便叫什么）。
  1.Vivado创建MYD7020平台
  米尔已经提供了一个SDK，包里面提供了板子的一些信息。所以能够照抄的部分都照抄，上一篇帖子提到的DPU必须要重新新建一个Vivado工程，不能直接在原工程上修改，所以，本帖从这里开始开发。
  source ./Xilinx/Vivado/2019.2/settings64.sh
  vivado
  点击File->project->new

  选择你的工程路径和名字
  点击Next
  点击Next   
点击Next   
点击Next   
  选择器件
  xc7z7020clg400-
   点击Next  
  点击Fineshi  

   点击create Block Design
   
  点击OK
  点击Open Block Design
  
  添加IP
  先添加zynq7 PS

  
  双击该框图 ，这是已经修改好的截图，图中有打钩的框，已经初始化好的。

   初始化PS-PL
   
  
  
  
  I/O口引脚初始化：
  
  
  


  I/O口初始化：
   
  
  
  
  
  
  
时钟的配置：
  
  

  DDR的配置：
  
  
  

中断配置：
  

其余默认配置。

以上配置是我的理解和对应米尔SDK包、还有MYD7020硬件的对比得到的，会有错误，希望大佬纠正一下。

按照上篇帖子添加DPU IP。
点击自动连接。
最后

生成bit流，如果点击出现错误，按错误提示操作，不再详细说明。

  点击File->export->Hardware
  

  File->export->bit
选择路径和文件名并保存。

  至此vivado配置得到一个平台就结束了，以上操作的目的，配置硬件当然是为了得到MYD这个板子对应的配置，xsa文件和bit文件是描述整个硬件的文件，可以被vitis识别，流程和SDK开发类似，但是后续开发会不一样。

  vitis创建platform project：
  在vivado 中点击Tools->launch vitis。vitis初次打开需要指定workplace！
  然后vitis中点击，下拉中选择platform 工程
  填写工程名字，点击next，选择create from hardware specification 然后next，选择上述生成的xsa文件。
  
  得到如图的，选择tandalone，其余默认，点击finish。
  
  会有上图的工程文件在vitis IDE中。
  右键绿色那一行，点击build

  如果没有错误就 ，再次右键点击update hardware，点击OK。

  至此，platform工程创建完毕。

  再新建Application工程，点击，Application project。

  填写路径和名称，点击Next。

  
  可以看到刚才的platform工程的平台，点击next。
  
再next。


  
  点击finish

  就可以得到如下：
  

  在蓝色那一行右键，build，
  build完毕后，再次右键点击create boot image，弹框默认即可。
  最后右键点击prog flash。
  

  点击prog。（因为ZYNQ需要在JTAG模式下才能对板子的QSPI FLASH烧写程序，查询米尔手册，close JP1 JP2 JP3即可烧写）

结果如下：

  最后，如有什么纰漏之处希望指正。也希望其他评测的坛友，写点干货！

创客

如果要用JTAG在线调试PL逻辑时序，只需要关闭JP1,JP2，JP3吗？PL的逻辑时钟从PS测输出的，PL测没有板子晶振时钟输入