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怎样用D触发器实现二分频电路(verilog)

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    [LV.1]初来乍到

    发表于 2011-4-21 13:04:48 | 显示全部楼层 |阅读模式
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    http:///file:///D:/Program%20Files/Tencent/QQ/Users/691414514/Image/X32$]`UQAYZ@C()PWNPRO9L.jpg
    D触发器能实现2分频,也是有要求的,
    必须把D端,和它自己的输出/Q连接起来,这时,Q端才能对CP脉冲实现2分频。
    通过时序图,即可得到这个结果。


    二分频例子:
    module div2(clk,q);
    input clk;
    output q;
    reg q ;
    always @ (posedge clk)
    begin
    q<= ~q;
    end
    endmodule
    四分频例子:
    module div2(clk,q);
    input clk;
    output q;
    reg q ;
    reg d,ql;
    always @ (posedge clk)
    begin
    q<=d;
    d<= ~q;
    end
    endmodule
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    [LV.1]初来乍到

     楼主| 发表于 2011-4-21 13:05:21 | 显示全部楼层

    RE:怎样用D触发器实现二分频电路(verilog)

    一个经常出现的面试题!
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