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CDCE62005 锁相环电路设计与应用

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power_lol

该用户从未签到

发表于 2011-4-17 23:39:11 | 显示全部楼层 |阅读模式

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CDCE62005 是一个内置高性能VCO 的时钟锁相环，具有非常好的相位噪声性能（均值抖动<[email=1ps@10KHz]1ps@10KHz[/email]--
20MHz），可通过SPI 接口配置不同的分频系数、电流增益及部分的电阻电容值选择等，电路设计中可灵活地改变
环路参数，以满足不同应用系统的需求。
本文通过介绍CDCE62005 的工作特点，分析如何优化设计CDCE62005 锁相环电路。通过把环路简化为二阶
和三阶模型，在获得最佳的锁相环性能下推算环路参数和元器件参数之间的关系，并对实际4 阶的CDCE62005 锁
相环电路进行仿真分析和实验测试，证明该简化是正确