[原创] “手把手带你玩Basys2"---原理图输入方式的表决电路

feng1o

首先，感谢“爱板网”这个学习交流平台，及提供的Basys2开发板！
下面，我就不在重复前期准备工作，“爱板网“IC爬虫已经做了很详细的说明，表示感谢！
“手把手带你玩BASYS2"---Basys2的板载驱动及测试
“手把手带你玩BASYS2"---Basys2的板载驱动及测试基本大同小异，其他版本都可以按照这个来完成！

• FPGA设计流程可分为，设计输入----仿真验证---逻辑综合----逻辑实现----下载调试！
  设计输入可分文原理图和HDL，即Verilog和VHDL描述形式。
  
• 下面我将以Basys2开发板为例做一个以原理图输入方式的表决电路。。。众所周知，fpga实际算作硬件开发，那么原理图输入方式能让大家有一个明确的认识，为什么FPGA属于硬件设计，而不是软件设计！
  四人表决电路如下：
  
  

1.打开ISE--file--newproject输入工程名
   
2.新建源文件---右击鼠标new source，选择schematic
   
3.next--finish出现原理图输入框口。这里面添加symbol--wire--port---port name/属性；                       这些操作仿真软件proteus/Multisim/pcblayout等操作类似
   
4. check design rules
   
5.编写testbench文件 new source
   
6.完成testbench的编写
   
<strong>// Verilog test fixture created from schematic F:\FPGA_xilinx\xilinx\using ise\test_4x1\top.sch - Sat Jun 27 17:11:41 2015`timescale 1ns / 1psmodule top_top_sch_tb();// Inputsreg a,b,c,d;// Outputwire o;// Bidirs// Instantiate the UUT   top UUT (        .a(a);        .b(b);        .c(c);        .d(d);        .o(o)     );       initial begin                 a = 0;                 b = 0;                 c = 0;                 d = 0;                 #100                                    a = 1;                 b = 0;                 c = 0;                 d = 0;                 #100                                    a = 0;                 b = 1;                 c = 0;                 d = 0;                 #100                                    a = 0;                 b = 0;                 c = 1;                 d = 0;                 #100                   a = 0;                 b = 0;                 c = 0;                 d = 1;                 #100                                    a = 0;                 b = 1;                 c = 1;                 d = 0;                 #100                                    a = 0;                 b = 1;                 c = 0;                 d = 1;                 #100                                    a = 1;                 b = 1;                 c = 1;                 d = 1;  end endmodule</strong>7.check design rules ---synthesis综合
   
8.仿真/simulation/simulation behavior model
   
   
9.IO引脚约束
   
   由原理图文件，分配引脚/也可以通过添加实现约束文件
   
10.实现
   
11.生成bit文件，打开digilent adept 链接开发板，下载ok。 图省略。