【ZYNQ Ultrascale+ MPSOC FPGA教程】第三十二章 PL读写PS端DDR数据
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[*]读地址通道，包含ARVALID, ARADDR, ARREADY信号；
[*]写地址通道，包含AWVALID，AWADDR, AWREADY信号；
[*]读数据通道，包含RVALID, RDATA, RREADY, RRESP信号；
[*]写数据通道，包含WVALID, WDATA，WSTRB, WREADY信号；
[*]写应答通道，包含BVALID, BRESP, BREADY信号；
[*]系统通道，包含：ACLK，ARESETN信号；
其中ACLK为axi总线时钟，ARESETN是axi总线复位信号，低电平有效；读写数据与读写地址类信号宽度都为32bit；READY与VALID是对应的通道握手信号；WSTRB信号为1的bit对应WDATA有效数据字节，WSTRB宽度是32bit/8=4bit；BRESP与RRESP分别为写回应信号，读回应信号，宽度都为2bit，‘h0代表成功，其他为错误。读操作顺序为主与从进行读地址通道握手并传输地址内容，然后在读数据通道握手并传输所读内容以及读取操作的回应，时钟上升沿有效。如图所示：https://pic3.zhimg.com/80/v2-be0bd793a3983e2cd0d65a96164b70a2_720w.jpg写操作顺序为主与从进行写地址通道握手并传输地址内容，然后在写数据通道握手并传输所读内容，最后再写回应通道握手，并传输写回应数据，时钟上升沿有效。如图所示：https://pic3.zhimg.com/80/v2-4e80b8d2ed6711f8ab230c7036ba4e2a_720w.jpg在我们不擅长写FPGA的一些代码时我们往往要借鉴别人的代码或者使用IP core。在这里笔者从github上找到一个AXI master的代码，地址是https://github.com/aquaxis/IPCORE/tree/master/aq_axi_vdma。这个工程是一个自己写的VDMA，里面包含了大量可参考的代码。笔者这里主要使用了aq_axi_master.v这个代码用于AXI master读写操作。借鉴别人代码有时会节省很多时间，但如果不能理解的去借鉴，出现问题了很难解决。具体可以参考aq_axi_master.v代码，有部分修改。4. ddr读写数据的检验有了AXI Master读写接口以后比较编写了一个简单的验证模块，这个验证模块是用来验证ddr ip的，通过写入数据，然后读取出来比较。这里要注意的是PS端DDR的起始地址和大小，还有地址的单位是byte还是word，AXI总线的地址单位是byte，测试模块的地址单位是word（这里的word不一定是4byte）。文件名mem_test.v。5. Vivado软件的调试技巧AXI读写验证模块只有一个error信号用于指示错误，如果有数据错误我们希望能更精确的信息，altera的quartus II软件中有signal tap工具，xilinx 的ISE中有chipscope工具，这些都是嵌入式逻辑分析仪，对我们调试有很大帮助，在vivado软件中调试更加方便。在插入调试信号时有些信息可能会被优化掉，或者信号名称改变了就不容易识别，这个时候我们可以在程序代码里加入*mark_debug="true"*这样的属性，如下图的信号：https://pic2.zhimg.com/80/v2-6788c2fbf828b4d46bb4cd0e775cc11d_720w.jpg具体的添加方法在”PL的“Hello World”LED实验”中已经讲过，可参考。并在XDC文件里绑定error信号到PL端LED灯上。6. Vitis工程开发以hello world为模板新建vitis工程如下https://pic2.zhimg.com/80/v2-29dd7a0fc87f402e60e9d98a8047ddf9_720w.jpg通过vitis下载程序后，系统会复位并且下载FPGA的bit文件。然后回到vivado界面点击Program and Debug栏自动连接目标如下图所示：https://pic4.zhimg.com/80/v2-ab6fb2237517c3c6f57f17d8a8328e83_720w.jpg自动连接硬件后可发现JTAG连上的设备，其中有一个hw_ila_1的设备，这个设备就是我们debug设备，选中后可点击上方黄色三角按钮捕捉波形。如果有些信号没有显示完整，可点击波形旁边的“+”按钮添加。https://pic2.zhimg.com/80/v2-2acafa13465bf95a0fe8c78f59b83321_720w.jpg点击捕获波形以后如下图所示，如果error一直为低，并且读写状态有变化，说明读写DDR数据正常，用户在这里可以自己查看其它的信号来观察写入DDR的数据和从DDR读出的数据。https://pic1.zhimg.com/80/v2-84291b82823d5c27eb2e0f30e1753ff8_720w.jpg7. 本章小结zynq系统相对于单个FPGA或单个ARM要复杂很大，对开发者的基础知识要求较高，本章内容涉及到AXI协议、zynq的互联资源、vivado的和Vitis的调试技巧。这些都仅仅是基础知识，笔者在这里也仅仅是抛砖引玉，大家还是要多多练习，在不断练习中掌握技巧。
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