JPEG视频压缩IP核的设计与实现

caroline11

本文设计了一个高效的全流水线结构的 Motion JPEG 视频压缩 IP 核。在设计中提出了一种适合 FPGA 结构的并行快速矩阵转置电路结构和全流水线的二维离散余弦变换电路结构。在 Altera 公司的 CycloneII 系列芯片上搭建了包含 NIOSII 处理器和 Motion JPEG 视频压缩 IP 核在内的 SOPC 结构的验证系统。实验测得 Motion JPEG 视频压缩 IP 核可在 50Mhz的时钟频率完成对 NTSC 制视频中亮度分量的实时压缩，在 100Mhz 的时钟频率完成对 952×568 连续亮度图像的实时压缩，帧率达 147frame/s。实验结果表明 Motion JPEG 视频压缩IP 核具有较大的实用价值和广阔的应用前景。