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2019 年 VLSI 研讨会在日本结束后，台积电举行了小型新闻发布会，并在 SEMICON West 期间发表了有关封装的演讲，本文将对上述事件中台积电提到的技术进行总结。
7nm 节点（N7）
台积电认为他们的 7nm 节点（N7）是目前最先进的逻辑技术。在最近的 VLSI 研讨会上，台积电撰写了一篇有关于他们 7nm 节点的论文，除了少数主要客户外，大多数客户直接从 16nm 节点跳到 7nm 节点，而 10nm 节点被认为是一个短暂的节点，主要是为了测试良率。从 16nm 到 7nm，7nm 节点提供了 3.3 倍的晶体管密度，以及大约 35-40%的速度提升和 65%的功耗降低。
7nm 工艺的一个关键亮点是缺陷密度。台积电表示，从其 10nm 节点吸取教训，7nm 节点的缺陷密度曲线下降趋势是有史以来最快的（见下图）。随着公司进军高性能计算（HPC）领域，他们分别开始为移动客户和 HPC 客户报告晶圆尺寸为 250 平方毫米及以上的缺陷密度。
过去半年，台积电对 7nm 节点的需求环比下降约 1%。收入绝大部分仍来自于他们非常成熟的 16nm 节点。不过，虽然台积电第二季度晶圆出货量符合预期的增长，但是与长期趋势相比，这实际上是三年来第二季度的最低销量。尽管如此，他们相信 7nm 将在全年实现 25%的收入。
按收入份额划分的技术节点
台积电晶圆出货量
7nm 2 代（N7P）
台积电已经开始推出 7nm 制程的优化版本，称为 7nm 性能增强版（N7P），它还有诸如“第二代 7nm”等别称。这个制程不能与 N7+混为一谈，N7P 是一个基于 DUV 的优化流程，它与 N7 使用相同的设计规则，并且 IP 完全兼容。N7P 引入了 FEOL 和 MOL 优化，可以在等功率下提高 7％的性能，或者在等速时降低 10％的功耗。
7nm+工艺（N7+）
N7+是台积电第一个在几个关键层采用 EUV 的工艺技术，其在第二季度进入量产阶段，产量与 N7 相似。同 N7 工艺相比，N7+的密度提高了 1.2 倍左右。据称，N7+在等功率时性能提高 10%，在等性能下可降低 15％的功耗。从表面上看，N7+似乎比 N7P 稍好一些。不过，这些改进只能通过新的物理重新实现和新的 EUV 掩模来获得。
6nm 工艺（N6）
N6 是与 N7 相当的 EUV，计划使用比 N7+更多的 EUV 层。它既是设计规则，也是与 N7 兼容的 IP，是大多数客户的主要迁移路径。N7 的设计可以在 N6 上再次利用 EUV 掩模和保真度改进，或者重新实施，以利用聚超扩散边缘(PODE)和连续扩散(CNOD)标准单元基台规则，台积电表示 N6 可提供额外的 18％密度改进。值得强调的是，N6 实际上将在明年初进入风险生产阶段，并在 2020 年年底前达到峰值。这意味着它将在 N5 之后崛起。因此，台积电表示，N6 建立在 N7+和 N5 EUV 经验的基础上。
5nm 工艺（N5）
N5 是 N7 之后的下一个“全节点”。N5 在今年第一季度进入了风险生产阶段，他们预计该替代过程将在 2020 年上半年逐步扩大。台积电曾表示，一些减产工作已在进行中。N5 在“多层”上广泛使用 EUV，已显示出非常高的产量，并表示就 D0 而言，它们与 N7 工艺的发展轨迹相似。N5 计划作为一个长期存在的节点，预计在收入方面的增长速度将超过 N7。
与 N7 相比，N5 可提供 1.8 倍的逻辑密度。在性能方面，N5 在等功率时的性能将提高 15%，在等性能下可提供高达 30％的低功耗。与 N7 一样，N5 也有两种风格——移动用户和 HPC。与 N7 相比，HPC 性能将提供高达 25%改进的额外选项。
据我们估计，明年初，台积电将比英特尔和三星领先一个“完整节点”。
5 纳米增强版（N5P）
与 7 纳米工艺一样，台积电提供的 N5 工艺优化版本，称为 N5 性能增强版（N5P）。此过程使用相同的设计规则，并且与 N5 完全 IP 兼容。通过 FEOL 和 MOL 优化，N5P 在等功率时性能比 N5 提高 7％，在等性能下功耗比 N5 低 15%。他们对于 N5P 的发布时间有点模糊，但有一些暗示在 2020 年底或 2021 年初。
3nm 工艺（N3）
台积电表示，他们的 3 纳米工艺进展非常顺利，预计将在 2022 年左右推出。尽管此前曾表示，GAA 可能成为 FinFET 的接班人，但台积电和英特尔都在努力证明，目前更容易制造的 FinFET 可以在性能上得到足够的扩展。目前我们认为，台积电可能会继续使用 FinFET 实现其 N3，但将在后续节点中转移到 GAA。
新一代的包装
随着前沿节点的复杂性和成本的增加，对基于芯片的解决方案需求不断增长。将模具拆分为更小的芯片，以实现产量和分片目的，用旧的、成熟的、用于模拟的节点和 SoC 的其他部分节点，通过诸如 HBM 等组件实现更高的系统集成，这些节点能得到很好地扩展。
台积电提供了许多技术，作为其晶圆级系统集成（WLSI）平台的一部分，该平台旨在涵盖从低空闲移动应用程序到 HPC 的所有领域。他们的芯片 - 晶片 - 基板封装的目标领域是人工智能、网络和 HPC 应用，而其集成 Info 的目标领域是网络和移动应用。
TSMC InFO 封装是他们的通用基板晶圆级封装(FOWLP)解决方案，根据应用有许多不同的风格。InFO 使用密集的 RDL 和精细间距通过封装过孔(台积电也通过 InFO 过孔或 TIV 调用）。它们集成在基板（InFO_oS）上，带有基板存储器的 InFO（InFO_MS）和 InFO 超高密度（InFO_UHD）适用于从高性能移动设备到网络和 HPC 应用的任何设备。
特别是对于 5G 移动平台，台积电为移动 AP 应用程序提供了 InFO POP，其中的 InFO_aip 用于射频前端模块（fem）应用程序，多堆栈用于基带调制解调器。
用于更高带宽的 3D MIM
InFO_POP 最早的例子之一是 2016 年发布的苹果 A10（以前的处理器以传统 POP 为特色)。然而，即使 InFO_POP 也存在由于控制器和 TIV 音调而导致内存带宽受限的缺点。这个问题在即将到来的 5G 和 AI 边缘计算、移动应用程序中将进一步恶化，这些应用程序本质上限制了更多的内存带宽。为了克服这一问题，台积电发布了 3D-MUST-in-MUST 封装技术（MUST 代表多堆叠）。3D-MiM 采用高密度的 RDL 和细间距 TIV，通过基板(InFO) WLS 集成多个垂直堆叠的存储芯片。可以想见，I/O 必须暴露在独立连接到 SoC 的芯片的一侧，成一个广泛的 I/O 接口。
台积电在一个集成了 16 块内存芯片的 SoC 上演示了该技术。芯片的尺寸为 15 毫米×15 毫米, 高度仅为 0.55 毫米。与倒装芯片 POP 封装相比，该芯片的内存带宽是其两倍。
由于没有基板和凸起，从存储器 I/O 到 SoC 的距离要短得多，从而产生更好的电气性能特性。此外，更薄的外形可提供更好的散热性能。
顺便说一下，3D MIM 并不局限于单个 SOC。实际上，台积电谈到了使用多个 SoC 和大量的内存芯片来创建高带宽、低功耗的 HPC 应用，作为当前 2.5D 的替代技术。这里的一个关键区别是，每个 InFO 存储器芯片分别直接连接到 SOC，而不需要基本逻辑模块。
InFO 天线封装（InFO_AiP）
以 5G 毫米波系统集成为目标，台积电开发了 InFO 天线封装。该封装试图解决的是实际芯片和天线之间的链路或互连，这可能会造成严重的传输损耗。台积电通过在 RDL 中的槽耦合补丁以及成型化合物中的嵌入式射频芯片来实现，该芯片直接与 RDL 互连。
由于天线和芯片之间互连的性能是表面粗糙度、芯片和封装之间过渡的函数，InFO 材料和 RDL 均匀性允许更低的传输损耗。与倒装芯片 AiP 相比，台积电声称它可以提供高达 15％的性能提升，热阻降低 15％，同时具有 30%的低剖面。
网络和 HPC
对于高性能计算和网络应用，台积电在基板和内存上提供 CoWoS 和信息。
CoWoS 可以扩展到 2 个具有 0.4μm/0.4μm 侵略性线 / 空间的标线。这是一项非常成熟的技术，已经批量生产超过五年。CoWoS 已广泛用于 GPU，但也可以在各种网络应用程序中找到。台积电表示，到目前为止，他们已经进行了 15 次以上的测试。
目前，CoWoS 支持高达 1.5 TB/s 和 6 个 HBM2 模块。台积电报告正在研究更高带宽的解决方案，及超过 3 个网格的更大硅片。
对于网络应用，它在基板上提供 InFO，可以达到最多 1 个网格的集成 Si 区域，但具有 1.5μm/1.5μm 的略微更宽松的 L / S 间距。当前的技术特点是最小 I/O 间距为 40μm，最小 C4 凸起间距为 130μm。InFO_oS 的产量在 2018 年第二季度大幅上升。台积电目前正致力于集成两个以上的芯片，以及 1.5x 网格大小的硅区域。
对于 AI 应用程序和类似的工作负载，台积电在基片上设计了与 HBM 集成的 InFO。这项技术目前的特点是 RDL L/S 为 2μm/2μm，仅限于一个单独的网线。在许多方面，台积电向 InFO_MS 收费是对 CoWoS 的性能成本敏感的替代方案。
InFO 超高密度（InFO_UHD）
驱动性能和功率的两个关键参数是写入密度和凸点间距。这是 InFO 超高密度封装背后的目标。据报道，台积电已经公布了 500 线 / mm 的 0.8 /0.8μmL/ S，最高可达 10000 键 /mm²。
集成系统芯片（SoIC）
上面描述的一切都是为了 SoIC。SoIC 是他们下一代的“真正的”3D 封装技术，是一种芯片对晶圆的堆叠方法，它允许将许多不同的 KGDs 堆叠在一起进行混合和匹配集成，在大小和流程节点上都有所不同。它既是面对面的，也是面对背的技术。 因为从外部看，它与任何其他标准芯片一样，实际上可以将 SOIC 与现有技术结合在同一个封装中。与 InFO_UHD 一样，它目前具有 10000 个 /mm²的，他们认为随着“SoIC +”的推出，最终可以达到 100 万 /mm²。
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